- 博客(1)
- 资源 (9)
- 收藏
- 关注
RSS订阅原创 基于verilog的交通灯程序
module traffic(clk,sm_bit,key,sm_seg,en,rst,hold,light1,light2); input clk;//定义时钟引脚 input rst,en; //定义复位和使能引脚 output [7:0]sm_bit;//定义数码管位选引脚 output [7:0]sm_seg;//定义数码管段选引脚 output[2:0]light1,light
2012-05-02 23:36:43
7448
2
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人