基于verilog的交通灯程序
module traffic(clk,sm_bit,key,sm_seg,en,rst,hold,light1,light2);
input clk;//定义时钟引脚
input rst,en; //定义复位和使能引脚
output [7:0]sm_bit;//定义数码管位选引脚
output [7:0]sm_seg;//定义数码管段选引脚
output[2:0]light1,light
原创
2012-05-02 23:36:43 ·
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