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钟的子期
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vivado2017.4入门使用1.0
vivado2017.4的基本入门1.1 软件界面1.1.1 建立项目打开界面,快速开始->创建项目点击NEXT,进入下一界面输入文件名称和保存路径,默认对勾,建议命名加语言后缀,比如:_Verilog默认设置,建立RTL项目即可,点击NEXT对FPGA开发板的型号选择,如果只是单纯的学习语言和仿真,任选一型号即可,若要最后在FPGA上实现工程,需要选取对应的FPG...原创 2019-12-15 22:44:41 · 2530 阅读 · 3 评论 -
vivado进阶:FPGA实现(二)
3-8译码器设计和IP核译码器74x138是数电组合逻辑的重要MSI,在完成设计并下载到电路板后,将工程转化为可以被其他工程调用的IP核。小贴士: FPGA每次复位需要时间嗷!...原创 2019-12-22 10:55:35 · 2574 阅读 · 0 评论 -
vivado进阶:FPGA实现(一)
通过实践,进一步掌握硬件描述语言(Verilog HDL)与vivado开发的全过程。在vivado的开发环境下,使用Verilog HDL编译代码。根据原理图和对于端口的说明,编写约束文件,对电路进行实现,并进行仿真,然后下载到电路板验证。原创 2019-12-21 12:29:28 · 5117 阅读 · 1 评论