【温故而知新】【4】Verilog序列检测

最新推荐文章于 2023-06-19 12:04:20 发布

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分类专栏： Verilog HDL Examples 文章标签：序列检测

本文链接：https://blog.csdn.net/chevroletss/article/details/49966853

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本文回顾了使用Verilog设计序列检测状态机的方法，重点在于三段式描述法：状态转移、状态变换条件和输出逻辑。示例代码展示了一个检测序列'00100111'的状态机，并提供了测试向量及XILINX ISIM仿真波形图。

摘要由CSDN通过智能技术生成

【温故而知新】【4】Verilog序列检测

seuchenrui@126.com

11/21/2015 2:21:04 PM

本次博客的内容是回顾状态机的的编写。状态机的经典描述方式为三段式描述。这三段分别为：

状态转移（时序逻辑）–> 状态变换条件（组合逻辑）–> 输出逻辑（组合逻辑或者时序逻辑）。

下文为一个序列检测的状态机代码，可持续检测序列“00100111”。

代码：

`timescale 1ns / 1ns
//
// Company: 
// Engineer:  
//      seuchenrui@126.com
// Create Date:09:31:28 11/21/2015 
// Design Name: 
// Module Name:sequence_00100111 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//  this is the module for check sequence "00100111"
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Usage of asynchronous resets may negatively impact FPGA resources
// and timing. In general faster and smaller FPGA designs will
// result from not using asynchronous resets. Please refer to
// the Synthesis and Simulation Des