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原创 写给自己的2020

不以物喜不以己悲生活不会突变,你要做的只是耐心和积累。人这一辈子没法做太多的事情,所以每一件都要做得精彩绝伦。你的时间有限,做喜欢的事情会令人愉悦,所以跟随自己的本心。...

2020-01-17 09:29:33 207 1

原创 浅谈AXI总线

这篇博客在写之前借鉴了网上各位大佬对AXI总线的理解和总结,在此表示感谢。集合了博客,知乎以及书上对AXI总线的介绍。做以下记录用于自己日后复习和更好的理解。1:协议简介 Xilinx fpga 从Virtex-6系列开始,内部IP都支持AXI4总线协议,AXI高级可扩展接口(Advanced eXtensible Interface, AXI)是一种总线协议,该协议是ARM公司提出的高级微控制器总线结构 AMBA(Advanced Microcontroller Bus Archtie...

2020-11-22 23:16:14 34 1

原创 verilog中使用 include预编译指令

一个较大的fpga工程,在开发的过程中模块标准化的使用往往会大大提高开发效率,因此在代码中比如参数化一些数据位宽和根据需求不同选择性的使用模块时,使用inlude预编译指令来调用一个全局定义的文件就可以实现对参数的统一定义。下面就解释一下关于使用include指令时,对于文件间调用时相对路径的理解。eg:假设工程结构如下:project目录testproject(QuartusII 工程文件夹) ----> comm // 要include的文件存放的目录,文件为par...

2020-08-30 18:06:02 113

转载 verilog +:,-:的理解

转载:https://blog.csdn.net/SLAM_masterFei/article/details/104896258一般而言对于类似多位输出赋值,一般而言是这样的:wire a [MSB:LSB];assign a=b[MSB:LSB];这里的MSB 和LSB 都需要是常数而不能是变量,那么现实中很有可能需要对变量来进行操作,比如多路选择器等等,那么就可以用到 -:和+:操作符了,具体用法如下:module top_module( input [1023:0]

2020-08-14 16:32:03 132

转载 C语言指针详解(转载用于自学)

在csdn上已经看到网友转载博主的文章,为了方便自己学习,放在这里。原博出处:https://www.cnblogs.com/lulipro/p/7460206.htmlC语言指针详解:前言:这不是我第一次写关于C指针的文章了,只是因为指针对于C来说太重要,而且随着自己编程经历越多,对指针的理解越多,因此有了本文。然而,想要全面理解指针,除了要对C语言有熟练的掌握外,还要有计算机硬件以及操作系统等方方面面的基本知识。所以我想通过一篇文章来尽可能的讲解指针,以对得起这个文章的标题吧。为什么需

2020-08-02 22:56:51 67

原创 常用转义字符及其说明

\ :续行符\n:换行符\0:空\t:水平制表符,用于横向跳到下一个制表位\":双引号\‘:单引号\\ :反斜杠\f:换页\0dd:八进制数,dd代表的字符。如\012代表换行\xhh:十六进制数,hh代表的字符,如\x0a代表换行...

2020-05-02 16:15:44 208

转载 fscanf函数的使用

转载:https://blog.csdn.net/winson_cys/article/details/100175964?depth_1-utm_source=distribute.pc_relevant.none-task&utm_source=distribute.pc_relevant.none-taskVerilog编写testbench时,系统函数比较常用的一般为displ...

2020-03-19 11:37:04 1221

原创 简单testbench以及模拟图像代码

常见的循环语句的格式如下:initial块在testbench中的使用:forever必须写在initial块中always语句在testbench中的应用:生成周期为20的时钟testbench中仿真数据的生成需要说明的是一个程序模块可以有多个initial块和always块,每个innitai块和always块在仿真一开始立即同时执行,initial语...

2020-03-01 21:34:43 270

原创 verilog 生成块 generate - endgenerate

生成语句能够动态的生成verilog代码,这一声明语句方便了参数化模块的生成,当对矢量的多个位进行重复操作时,或者进行多个模块的实例引用的重复操作时,或者根据参数的定义来确定程序中是否应该包含某段verilog代码的时候,就能用到generate语句。 关键字:generate --endgenerate在verilog中有三种创建生成语句的方法: 1:循环...

2020-02-16 22:11:35 709

转载 (转)Python中的split()函数的用法

一、函数说明split():拆分字符串。通过指定分隔符对字符串进行切片,并返回分割后的字符串列表(list)split()函数 语法:str.split(str="",num=string.count(str))[n]参数说明:str:表示为分隔符,默认为空格,但是不能为空('')。若字符串中没有分隔符,则把整个字符串作为列表的一个元素num:表示分割次数。如果存在参数num,则仅...

2020-01-09 10:34:49 39

转载 python dict()函数的用法

转载:https://www.cnblogs.com/wushuaishuai/p/7678210.html描述:Python 字典 dict() 函数用于创建一个新的字典。返回值:返回一个新的字典。实例:以上代码输出的结果是:...

2020-01-06 17:01:49 444

转载 python中print打印输出格式的有关问题

%s 字符串 (采用str()的显示)%r 字符串 (采用repr()的显示)%c 单个字符%b 二进制整数%d 十进制整数%i 十进制整数%o 八进制整数%x 十六进制整数%e 指数 (基底写为e)%E 指数 (基底写为E)%f 浮点数%F 浮点数,与上相同%g 指数(e...

2020-01-04 16:45:04 2458

转载 Python 列表推导式

来源:https://www.runoob.com/note/15802列表推导式(又称列表解析式)提供了一种简明扼要的方法来创建列表。它的结构是在一个中括号里包含一个表达式,然后是一个for语句,然后是 0 个或多个 for 或者 if 语句。那个表达式可以是任意的,意思是你可以在列表中放入任意类型的对象。返回结果将是一个新的列表,在这个以 if 和 for 语句为上下文的表达式运行完成...

2019-12-31 19:28:09 91

原创 python中列表对象pop()方法的使用

pop() 方法用于移除列表中的一个元素(默认最后一个元素),并且返回该元素的值。语法:verse.pop(index) //默认为 index=-1,删除最后一个列表verse的值。print("默认为 index=-1,删除最后一个列表值:",sentence.pop(-1),"\n")print("默认删除最后一个列表值: ",sentence.pop(),"\n")...

2019-12-31 19:02:18 447

转载 quartus [IP-Core] altlvds_tx & altlvds_rx

1. 概述 Alter公司的QuartusII软件提供了LVDS发送和接收的IP核供我们使用,其在本质上可以理解为并行-串行数据的转换器。其在官方文档(见附件)上也这样说过。其中的应用场景有告诉AD/DA的数据传输等。 那在此我们就针对这一IP核进行了解、熟悉和测试。首先我们来对差分发送端进行学习。2. altlvds_tx 图2.1所示为一个简单的差分发...

2019-12-20 13:53:47 396

原创 gvim 复制/删除多行,列编辑,查找(向上/向下),操作快捷键

用gvim写代码时,如果想要复制多行,然后粘贴。看到一个方便的操作方法:step1. 将光标移动到要复制的文本开始的地方,按V(是大写V)进入可视模式。step2. 将光标移动到要复制的文本的结束的地方,按y复制。此时vim会自动将光标定位到选中文本的开始的地方,并退出可视模式。step3. 移动光标到要粘贴的位置,按p粘贴。(删除多行同理 按d 键删除)# 复制单行 #...

2019-12-19 21:46:12 485

转载 【转载】verilog:generate使用总结

转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtract generate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段,此时所...

2019-12-06 12:44:44 114

原创 UVM环境(env)树形结构

UVM验证环境的组成:sequencer:负责将数据转给driver,driver负责数据的发送;driver有时钟/时序的概念。agent:其实只是简单的把 driver, monitor和sequencer 封装在一起。agent:对应的是物理接口协议,不同的接口协议对应不同的 agent,一个平台通常会有多个agent。env: 则相当于是一个特大的容器,将所有成员...

2019-11-28 17:53:43 425

原创 matlab fprintf 和fscanf函数的用法

fprintf函数可以将数据按指定格式写入到文本文件中。其调用格式为:数据的格式化输出:fprintf(fid,format,variables)按指定的格式将变量的值输出到屏幕或指定文件fid为文件句柄,若缺省,则输出到屏幕format用来指定数据输出时采用的格式%d 整数%e实数:科学计算法形式%f实数:小数形式%g:由系统自动选取上述两种格式之一%s:...

2019-10-06 23:36:57 501

转载 matlab fread函数详解

fread函数常见用法:1、A=fread(fileID,sizeA,precision,skip,machinefmt)2、A=fread(fileID)3、fread(fileID,sizeA)4、A=fread(fileID,sizeA,precision)5、A=fread(fileID,sizeA,precision,skip)6、A=fread(fileID,...

2019-10-06 19:12:23 987 1

转载 matla imshow函数显示图像

转载:https://blog.csdn.net/majinlei121/article/details/46633573 在matlab中,我们常使用imshow()函数来显示图像,而此时的图像矩阵可能经过了某种运算。在matlab中,为了保证精度,经过了运算的图像矩阵I其数据类型会从unit8型变成double型。如果直接运行imshow(I),我们会发现显示的是一个白色的图像...

2019-10-06 16:55:25 113

原创 matlab fopen,fread,fseek,fwrite,fclose函数的用法

转载:https://blog.csdn.net/sinat_41612591/article/details/841961981.fopen():打开文件或获取关于打开文件的信息,下面以使用最多的情况为例:fileID = fopen(filename,permission):打开文件,成功时,返回一个大于或等于3的整数文件标识符;filename:将要被打开文件的本地路径;pe...

2019-09-16 14:16:02 414

原创 quartus II 安装激活以及联合 modlsim仿真步骤整理

#首先安装Quartus Prime Standard和/或Pro 15.1软件:安装教程自行百度详细讲破解:# 第一步: 用Quartus_Prime_Standard_Pro_15.1_破解器.exe破解C:\altera\15.1\quartus\bin64下(Pro版路径很类似)的gcl_afcq.dll文件(运行Quartus_Prime_Standard_Pro_15.1...

2019-07-28 16:20:09 1065

原创 vivado 编译&仿真 bug 集合(持续更新)

在CMV8000和ov7725这两个项目的工作过程中,遇到了各种各样的大小问题,有的出现在编译的时候,有的出现在debug的时候,有的出现在仿真的时候,林林总总,大致的总结一下,以后再遇到类似的问题可以少走弯路。我使用的软件环境是vivado 2017.3。1:使用vivado自带的仿真工具,仿真的时候出现只要一添加子模块里面的信号到波形窗口,波形窗口就卡死,等一会儿才稍微能动...

2019-01-17 15:32:25 3827

转载 verilog generate—for语句用法

这篇博客转载自:https://wenku.baidu.com/view/b7d08952be23482fb4da4c15.html需要注意三点:①  generate-for语句必须用genvar关键字定义for的索引变量;② for的内容必须用begin…end块包起来,哪怕只有一句;③ begin…end块必须起个名字;例如:一个参数化的gray-code to bina...

2018-12-24 15:00:13 5774

原创 高速双边沿数据转换单边沿数据输出

在处理常规速率双边沿数据时,一般的处理方法直接将数据的随路时钟倍频。但是如果数据的随路时钟已经很高的时候就不适合这么做了,下面是一种将双沿数据重新排序的方法。记录下来一方面自己学习,另一方面供网友参考。I_SER_CLK是双沿数据的随路时钟,I_SER_SYN是串行数据,temp_syn数据输出,testbench代码如下:...

2018-12-21 21:21:17 1052 4

原创 更博,VIVADO 2017.3 setup debug 在线逻辑仿真

verilog debug 时,VIVADO(我使用的版本是2017.3)调用ILA核的方式有两种,这里介绍其中一种比较简单的方式,在要抓的信号前面加上标记。第一步:标记出来需要抓的信号这里重点说明一下,网络上绝大多数(几乎所有)的资料包括博客都是用(*mark_debug=''ture''*)  来标记要抓的信号,但是随着vivado版本的更新,这种标记语言已经不行了,正确的标记方式是(...

2018-12-08 10:49:16 2024

转载 同步串行与异步串行通信

转载:https://blog.csdn.net/u012160319/article/details/43486995串行通信是微机接口的一个重要组成部分,有着极其广泛的应用。随着微机特别是单片机的发展,其应用已从单机逐渐转向多机或联网,而多机应用的关键又在微机通信。微机通信有串行和并行两种通信方式,并行通信可以提高数据交换速度而串行通信可以节省系统资源,降低系统成本。串行通信又分为同步串行...

2018-09-14 14:38:46 13649

原创 FIR滤波原理及verilog设计

FIR(Finite Impulse Response)Filter:有限冲激响应滤波器,又称为非递归线性滤波器。FIR滤波器的冲击响应是一个值为滤波器抽头系数的采样序列,其脉冲响应由有限个采样值构成。长度(抽头数)为N+1、阶数为N的FIR系统的转移函数。FIR滤波器是如何滤波的?信号通过一个FIR滤波器其实就是信号与FIR滤波器的系数进行卷积(即移位相乘再累加)的过程。但是很多书上...

2018-08-28 17:17:33 10014 11

原创 UART串口通讯

先简单说说串口通信(UART),我做的这个实验只针对RS232标准,在fpga与上位机给出的rs232口之间通过电平转换电路(最上面图中的Max232芯片) 实现TTL电平与RS232电平之间的转换。我们只关心RS232_TX和RS232_RX两个信号,RS232_TX是数据发送端口,RS232-RX是数据接受端口,简单的串口帧格式如图所示。帧格式为:1bit起始位,8bit数...

2018-08-24 23:18:48 7717 1

原创 建立时间裕量和保持时间裕量

前面的博客里面有讲解建立时间Tsetup和保持时间Tholdon的概念以及要满足的和时钟之间的关系,这里不再重复,在了解建立时间裕量和保持时间裕量之前我们先来了解一下触发沿Launch Edges 和锁存沿Latch Edges。一般认为Launch edge为 T=0;Launch Edge: the edge which “launches” the data from sourc...

2018-08-12 22:10:25 3411

原创 边缘检测算法中利用板上按键对阈值实现动态控制

整个控制部分分为两个模块,按键消抖模块和阈值调节模块,下面先贴出来按键消抖模块的代码:接下来贴出阈值调整模块的代码:完成。

2018-07-31 22:54:15 318

转载 verilog中if与case语句不完整产生锁存器的问题

一、锁存器       锁存器是一种在组合电路系统中,对输入信号电平敏感的单元,用来存储信息。一个锁存器可以存储1bit的信息,通常,锁存器会多个一起出现,如4位锁存器,8位锁存器。        锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。因此,锁存器也被称为透明锁存器,指的是不锁存时输出对于输入是透明的。...

2018-07-31 18:52:53 801 1

转载 Verilog——if语句的优先级问题

综合软件:Quartus II 一、有优先级的if语句if..else if.. else if … …else..语句中是有优先级的,第一个if具有最高优先级,最后一个else优先级最低。Quartus综合出的RTL图认为,最高优先级的电路靠近电路的输出,输入到输出的延时较短;最低优先级的电路远离输出端,输入到输出的延时较长。module single_if_late(A, C, C...

2018-07-27 21:54:20 6527

原创 FPGA视频图像处理前——视频数据的捕获(产生shift_ram时钟使能信号)

    fpga驱动sensor正常输出视频流数据,我们需要对图像数据进行处理,但是一般不会直接捕捉来自sensor的图像数据,而是要缓冲一下之后,待图像数据稳定以后再进行操作,这里的缓冲我们应该如何进行?crazybingo的方法是这样的,代码中加上我的理解和注释,方便学习回忆。...

2018-07-22 21:03:31 1877

原创 腐蚀运算算法的HDL实现

视频图像数据在经过边缘检测后我们可以得到二值的视频图像,这篇博客要介绍的是在二值图像的基础上进行腐蚀算法操作。下面介绍一下腐蚀运算,在下面的矩阵中,我们用0来表示虫子,用1来表示大米,虫子腐蚀大米的过程即为腐蚀运算,我们用3*3像素矩阵来解释。腐蚀运算之后就变成了下面的矩阵。观察发现,上图中因为蛀虫(0)的存在,将8颗大米(1)腐蚀掉,最后只剩下蛀虫(0),右图中没有蛀虫(0),因此大米一颗不烂,...

2018-07-09 21:49:09 1107 1

原创 OC, OD门和线与逻辑

OC(Open Collector)门,又称集电极开路,OD(Open Drain)漏极开路,通过名称就可以判断,OC门是针对三极管来说的,而OD门是针对MOS管而言的,csdn上有很多人把OC门就等同于OD门很明显是不对的。尽管二者在实现线与逻辑时的作用是及其相似的。线与逻辑:即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。通常CMOS门电路都有反相器作为输出缓冲电路,如上图...

2018-07-09 10:57:13 24362 5

转载 在ISE下分析约束时序

转载:https://blog.csdn.net/yuan1164345228/article/details/385416771.     在ISE下分析和约束时序 3.1   ISE的时序约束工具入门 像TimeQuest一样,ISE软件工具也有自己的时序约束及分析工具。ISE界面的processes当中,有一个user constraints列表,其中的Creat Timing Constr...

2018-07-08 15:32:04 1934 1

转载 关于FPGA静态时序分析的简单解读

博客转载于:http://blog.csdn.net/verylogic/article/details/14261989?reload这篇博客对静态时序分析的本质理解的很透彻,所以转载用于自学。任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可...

2018-07-07 14:55:40 212

原创 soble边缘检测算法的verilog实现

    先来说说soble算子,soble算子是一种离散性差分算子,用来运算图像亮度函数的灰度的近似值,在图像的任何一点使用这个算子,会得到对应的灰度矢量或法矢量。     SOBLE算子的卷积因子为:soble算子包含两组3*3的矩阵,分别为横向和纵向,将 Gx 和 Gy 与图像做卷积,即可分别得出横向和纵向的亮度差分近似值,如果用A表示原始图像,Gx 和 Gy 分别代表经横向和纵向边缘检测的图...

2018-06-23 15:34:03 4499 6

时序约束相关知识和原理解释|industry_cam_sony.out.sdc

时序约束相关知识和原理解释

2020-11-25

sublim package control|Package Control.sublime-package

手动安装package control 文件,官网下载速度太慢,这里共享给大家,手动添加文件到 install package 文件夹下即可

2020-11-25

生成matrix.v

该文档用于生成matrix的文件,原理很简单主要用于生成matrix图像矩阵,上传主要用于自己学习,同时加强巩固这方面的知识。

2020-01-22

line_buffer.PNG

该资源为讲解如何生成matrix,上传该资源主要用于自学,其实这是很简单的东西,主要是为了自己能最这个更加的熟练。

2020-01-22

基于VIP_Board Mini的自己学习开发教程-V2.4.0.pdf

自己学习的资料,自己专用,放在网上随时查看,这样方便一点。

2019-07-21

matlab 点积dianji.m

计算一个点击运算的matlab程序,用于自己学习,很久没碰matlab了,拿起来重新学习

2019-07-19

jingxiangmd.m

matlab镜像.m文件,用于自己学习,很久没碰matlab了,拿出来复习一下。

2019-07-19

UART接口代码

uart串口上位机串口调试助手代码,包括tx模块,rx模块,波特率选择模块,串口调试助手发送数据到rx,rx将数据发送给tx。实现串口通信

2018-08-24

NOIP1SN5000A

The PYTHON 2000 and PYTHON 5000 image sensors utilize high sensitivity 4.8 m x 4.8 m pixels that support low noise “pipelined” and “triggered” global shutter readout modes. The sensors support correlated double sampling (CDS) readout, reducing noise and increasing dynamic range.

2017-12-23

altera 原语手册

Designing with Low-Level Primitives Chapter 2. Primitive Reference Primitives ................................................................................................................................................ 2–1 ALT_INBUF ...................................................................................................................................... 2–1 ALT_OUTBUF .................................................................................................................................. 2–3 ALT_OUTBUF_TRI .......................................................................................................................... 2–6 ALT_IOBUF ....................................................................................................................................... 2–8 ALT_INBUF_DIFF ......................................................................................................................... 2–11 ALT_OUTBUF_DIFF ..................................................................................................................... 2–13 ALT_OUTBUF_TRI_DIFF ............................................................................................................. 2–14 ALT_IOBUF_DIFF .......................................................................................................................... 2–19 ALT_BIDIR_DIFF ........................................................................................................................... 2–22 ALT_BIDIR_BUF ............................................................................................................................ 2–25 LCELL .............................................................................................................................................. 2–27 DFF ................................................................................................................................................... 2–28 CARRY and CARRY_SUM ........................................................................................................... 2–29 CASCADE ....................................................................................................................................... 2–30 LUT_INPUT .................................................................................................................................... 2–31 LUT_OUTPUT ................................................................................................................................ 2–32

2017-11-21

ZedBoard Zynq-7000 ARM FPGA进阶级处理器 全可编程逻辑智能互联开发系统 用户手册.pdf

ZedBoard Zynq-7000 ARM FPGA进阶级处理器 全可编程逻辑智能互联开发系统 用户手册.pdf

2017-10-11

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2017-10-11

Xilinx FPGA应用进阶 通用IP核详解和设计开发

Xilinx FPGA应用进阶 通用IP核详解和设计开发 Xilinx FPGA发展和应用 Xilinx FPGA时钟资源详述 black ram 核的功能简介和应用说明

2017-10-10

空空如也

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