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山高人为峰

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全部文章> 2010年01月
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12月 01月

原创 基于Xilinx Spartan 3E-1200开发板的VGA多模式 彩条发生器

CLK //50MHZ时钟CTL//控制端，控制彩条的四种方式RED// 红色，经电阻分出三个端口，构成8级红GREEN//绿色，经电阻分出三个端口，构成8级绿BLUE//蓝色，经电阻分出2个端口，构成4级红HS//行同步信号VS//场同步信号800X600@72HZ，pixel clock：50MHZ. 行ACTIVE PIXELS 800, 行FP pixels56， PW pix

2010-01-15 22:35:00 2153

原创 基于Xilinx Spartan 3E-1200开发板的多功能秒表设计

这是小弟在FPGA板子上跑通的第一个程序，程序写的乱了点。发在上面留作纪念端口定义clk：50MHZ; clear：清零； pause：暂停； set_value：调整秒表的使能端； AN0_SET,AN1_SET,AN2_SET,AN3_SET: 四个按键可以分别设置四个数码管显示的值SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP：七段数码管

2010-01-14 18:17:00 1209 1

原创 Verilog HDL中的门延迟模型

Verilog HDL中的门延迟模型主要有三种 上升时延：输入变化，输出由0,x,z变为1下降时延：输入变化，输出由0,x,z变为0截止时延：输入变化，输出由0,x,z变为z                      1个时延d       2个时延（d1,d2）         3个时延（d1,d2,d3）           0个时延     

2010-01-09 16:45:00 2732 2

Call DLL in LabView
It is a very simple example to show how to call dll in LabView.

2015-09-06

Digital Integrated Circuits A Design Perspective - Jan M.Rabaey
Digital Integrated Circuits A Design Perspective - Jan M.Rabaey UC Berklery

2011-06-11

FPGA Design Best Practices for Team-based Design
FPGA Design Best Practices for Team-based Design Philip Simpson Springer

2011-06-08

FPGAs 101 Everything you need to know to get started
FPGAs 101 Everything you need to know to get started

2011-06-08

mastering your phd
mastering your phd, patricia gosling survival and success in the doctoral years and beyond second editon

2011-06-08

The Verilog Hardware Description Language， fifth edition
The Verilog Hardware Description Language, fifth edition

2011-04-08

(Ebook) Electronics - Verilog Digital Design Synthesis
(Ebook) Electronics - Verilog Digital Design Synthesis 综合

2011-01-27

CMOS IC LAYOUT
CMOS IC LAYOUT 这是一本国外的关于IC版图的英文教材 写的还不错

2010-01-09

(Kluwer) Principles of Verifiable RTL Design (2nd Ed.)
(Kluwer) Principles of Verifiable RTL Design (2nd Ed.).pdf， RTL设计的验证，仿真等等

2009-06-26

各种门电路的版图设计
各种门电路的版图设计，数字电路，包括与非门，或非门，异或门，选择器等等

2009-06-26

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