基于Xilinx Spartan 3E-1200开发板的多功能秒表设计

最新推荐文章于 2022-09-19 20:42:34 发布

SEU-RC

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本文链接：https://blog.csdn.net/chevroletss/article/details/5190908

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这篇博客详细介绍了如何在Xilinx Spartan 3E-1200 FPGA开发板上设计并实现一个多功能秒表。通过分频模块将50MHz时钟分频为100Hz和1000Hz，用100Hz驱动计数器，1000Hz控制数码管片选。计数模块负责秒表的计数逻辑，数码管片选模块用于选择显示哪个数码管，选择译码模块将四位数字转换为对应数码管的输出，同步整形模块确保信号的稳定性。最终，秒表能够在四个独立的数码管上显示计时值。

摘要由CSDN通过智能技术生成

这是小弟在FPGA板子上跑通的第一个程序，程序写的乱了点。

发在上面留作纪念

端口定义

clk：50MHZ; clear：清零； pause：暂停； set_value：调整秒表的使能端；

AN0_SET,AN1_SET,AN2_SET,AN3_SET: 四个按键可以分别设置四个数码管显示的值

SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP：七段数码管和小数点的定义

AN0,AN1,AN2,AN3：四个数码管的片选输出

一，顶层模块

//Top module of stopwatch /// module STOPWATCH(AN1_SET,AN2_SET,AN3_SET,AN0_SET,clk,clear,pause,set_value,SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP,AN0,AN1,AN2,AN3); input clk,clear,pause,set_value; input AN1_SET,AN2_SET,AN3_SET,AN0_SET; output SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP; output AN0,AN1,AN2,AN3; wire clear,pause; wire clk1,clk2; wire [3:0] SH, SL, MSH, MSL,DISPLAY_VALUE; wire SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP; wire AN0,AN1,AN2,AN3; wire AN1_SET,AN2_SET,AN3_SET,AN0_SET; FREQUENCY_DIV N1(clk,clk1,clk2); COUNTER N2(AN0_SET_NEW,AN1_SET_NEW,AN2_SET_NEW,AN3_SET_NEW,set_value,clk1,clear,pause,SH,SL,MSH,MSL); LED_SELECT N3(clk2,clear,AN0,AN1,AN2,AN3); SEL_DECODE N4(clear,MSL,MSH,SL,SH,AN0,AN1,AN2,AN3,DISPLAY_VALUE); DECODE_LED N5(clear,DISPLAY_VALUE,SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG,SEGDP,AN0,AN1,AN2,AN3); SYN_SET N6(clk1,clear,AN0_SET,AN0_SET_NEW); SYN_SET N7(clk1,clear,AN1_SET,AN1_SET_NEW); SYN_SET N8(clk1,clear,AN2_SET,AN2_SET_NEW); SYN_SET N9(clk1,clear,AN3_SET,AN3_SET_NEW); endmodule

二，分频模块：50MHZ分为100HZ和1000HZ两个时钟，100HZ作为计数器的时钟，1000HZ作为数码管片选的时钟