Verilog HDL中的门延迟模型

最新推荐文章于 2024-07-14 17:15:43 发布
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Verilog HDL中的门延迟模型主要有三种

 

  

 

                  1个时延d       2个时延（d1,d2）         3个时延（d1,d2,d3）           0个时延       
   

上升时延       d                      d1                                  d1                                  0

 

下降时延       d                      d2                                  d2                                 0

 

to_x             d                 min(d1,d2)                       min(d1,d2,d3)              0

 

截止时延        d                 min(d1,d2)                       d3                                   0

 
     

 

 

 

 

 

 

 

 

 

 

 

and #6 (out,in1,in2);

     //这几种时延的值都是6；

and #(3,5)  (out,in1,in2);

     //上升时延是3，下降时延是5，截止时延是二者中的最小的，故为3。

 

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/**************************************************************************************************/ //功能简介：使用Verilog编写的一个脉冲信号延时模块，延时时长可设定（小于输入脉冲周期），可精确到一个时钟周期 //代码有详细注解，设计项目验证可用，原项目是对一个周期为2ms，高电平脉宽为5us的脉冲信号延时100us输出 /**************************************************************************************************/
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Verilog延时说明连续赋值中的延时LHS中加延时assign #2 y = ~a;assign #(2,3) y = ~a;assign #(2,3,4) y = ~a;LHS中加延时 说明 LHS: Left-Hand-Side，左式; RHS: Right-Hand-Side，右式; `timescale 1ns/100ps; 连续赋值中的延时 LHS中加延时 assign #2 y = ~a; 描述：非门的延时为2ns，输入端信号变化到输出端体现出来需要2ns时间。即a发生变化后，经过2ns
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