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RSS订阅转载 full case与parallel case
full caseparallel case作用指示综合器：case里没提到的状态不用管指示综合器：此case无优先级的概念使用这个选项可能的后果如果case不完全，那么仿真器会产生latch，而使用这个选项后综合器综合出来的电路不会有latch。导致仿真和综合结果不一致。如果此case有优先级
2017-11-25 19:02:37
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转载 关于parallel_case和full_case的使用
总是想写点东西，区分一下synopsys parallel_case和full_case的使用方法，今天就写一点吧。在写RTL的时候，常常会用到CASE语句，但是case语句实际综合后，产生的逻辑变化比较多，parallel_case和full_case主要就是用来控制综合器把case语句综合成什么硬件逻辑。首先说说parallel_case。例子一：c
2017-11-25 19:01:34
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转载 关于verilog中if与case语句不完整产生锁存器的问题
http://www.eefocus.com/guoke1993102/blog/14-04/302739_882d2.html在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。 锁存器与触发器最大的区别在于，
2017-11-22 13:33:59
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原创 verilog中case条件的表述问题
在case的分支中，分支条件之间用逗号。分支条件使用十进制的这种写法不能识别，会出错，case({a,b})6d'1_1: begin end6d'1_2: begin end要用二进制写法才可以6b'001_001: begin end6b'001_010: begin
2017-11-21 17:13:10
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转载 关于generate用法的总结【Verilog】
转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的
2017-11-13 17:42:23
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转载 如何深入理解verilog中“生成块（generate）”的概念
一般有两个作用。根据入参~判断这段程序是否使用。比如你的这个程序需要对N个设备支持~这N个设备只有一小部分代码不同，并且互相冲突。这个时候你用generate~就可以根据你的需要选择性的支持指定设备。第二个用途就是这一个模块我需要用n次~最麻烦的操作就是 复制n次代码用generate 就可以只用一段代码完成作者：Monster链接：https://
2017-11-13 17:38:47
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Win10 VC++运行库集合.txt
2019-07-08
ORCAD10.3绿色面安装版本，用于打开AD转换过来的原理图
2019-05-14
空空如也
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