FPGA第六篇：Verilog语法的基本概念

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分类专栏： FPGA 文章标签： FPGA Verilog 测试 布局 实例
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付哥说：一步一步来吧。

付哥和庆哥都推荐我看《Verilog数字程序设计教程》——夏宇闻，接下来会用好几篇博客记录我在基本概念学习中遇到的困惑以及对于困惑的回答。

第二章《Verilog语法的基本概念》


基本概念：

1、模块：用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，简称模块。

2、怎么理解“Verilog既是一种行为描述的语言也是一种结构描述的语言。”？

因为“Verilog语言可以用来建立电路模型，这里说的电路模型既可以是描述电路功能行为的模块，也可以是描述元器件或较大部件互联的模块。

而且，如果按照一定的规则和风格编写，功能行为模块可以通过工具自动转换为门级互联的结构模块。

3、抽象级别与模型类型

（1）系统级（system-level）：用语言提供的高级结构能够实现待设计模块的外部性能的模型。

（2）算法级（algorithm-level）：用语言提供的高级结构能够实现算法运行的模型。

（3）RTL级（register transfer level）：描述数据在寄存器之间的流动和如何处理、控制达到数据流动的模型。

以上三种都属于（电路功能）行为描述，仅RTL级与逻辑电路有明确的对应关系。

（4）门级（gate-level）：描述逻辑门与逻辑门之间连接的模型。

与逻辑电路有确定

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qq_30866297
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