verilog function功能函数写法

  function [15:0] sm2tc;
    input [15:0]  din;
    reg   [15:0]  dp;
    reg   [15:0]  dn;
    reg   [15:0]  dout;
    begin
      dp = {1'b0, din[14:0]};
      dn = ~dp + 1'b1;
      dout = (din[15] == 1'b1) ? dn : dp;
      sm2tc = dout;
    end
  endfunction

 

转载于:https://www.cnblogs.com/yssrf-possible/p/9717533.html

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Verilog 中,function 函数可以用来实现一些简单的逻辑运算或计算,其语法为: ``` function [data_type] function_name ( input [input_type] input_name, ... ); [data_type] variable_name; // 函数操作 return variable_name; endfunction ``` 其中,`[data_type]` 表示函数返回值的数据类型,`function_name` 是函数的名称,`[input_type]` 表示输入参数的数据类型,`input_name` 是输入参数的名称,`variable_name` 是函数内部定义的变量名称。 下面是一个简单的例子,实现两个 4 位二进制数的加法: ``` function [3:0] adder (input [3:0] a, b); reg [3:0] sum; integer i; sum = 4'b0; for (i = 0; i < 4; i = i + 1) begin sum[i] = a[i] + b[i] + sum[i]; if (sum[i] > 1) begin sum[i+1] = 1; sum[i] = sum[i] - 2; end end return sum; endfunction ``` 在上面的代码中,`adder` 函数的返回值为一个 4 位二进制数,输入参数为两个 4 位二进制数 `a` 和 `b`。函数内部定义了一个 4 位寄存器 `sum`,并通过 for 循环实现了二进制数的加法运算。最后,函数返回计算结果 `sum`。 在 Verilog 中,function 函数可以在模块内部和模块外部使用。在模块内部使用时,可以直接调用函数名称,如: ``` module top; reg [3:0] a, b; wire [3:0] sum; function [3:0] adder (input [3:0] a, b); // 函数操作 endfunction assign sum = adder(a, b); endmodule ``` 在模块外部使用时,需要使用 `extern` 关键字声明函数,并在调用时指定函数名称和参数类型,如: ``` extern function [3:0] adder (input [3:0] a, b); module top; reg [3:0] a, b; wire [3:0] sum; assign sum = adder(a, b); endmodule ```

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