modelsim 仿真出现错误:
near ";": syntax error, unexpected ';', expecting "STRING_LITERAL"
但是在quartus中能编译通过。
此问题往往出现在用Modelsim仿真时,用tcl脚本命令编译.v 和.vhd文件时。
quartus中能编译通过,唯独Modelsim仿真报错
原因分析:
verilog的.v文件要用vlog命令编译
vhdl的.vhd文件要用vcom命令编译
可能存在两个命令混用的情况
解决办法:
verilog的.v文件要用vlog命令编译
vhdl的.vhd文件要用vcom命令编译