数字集成电路设计-3-除法器的verilog简单实现（续）

引言

1，改成clk方式。

2，添加clk,50MHz。

3, 添加rst，同步复位。

4，添加calc_done,指示计算完成，高有效。

3.1 模块代码

/*
* module:div_rill
* file name:div_rill.v
* syn:yes
* author:network
* modify:rill
* date:2012-09-10
*/

module div_rill
(
input clk,
input rst,
input[31:0] a, 
input[31:0] b,

output reg [31:0] yshang,
output reg [31:0] yyushu,
output reg calc_done
);

reg[31:0] tempa;
reg[31:0] tempb;
reg[63:0] temp_a;
reg[63:0] temp_b;

reg [5:0] counter;

always @(a or b)
begin
    tempa <= a;
    tempb <= b;
end

always @(posedge clk)
begin
	if(!rst)
		begin
			temp_a <=