数字集成电路设计-1-用一个mux和一个inv实现异或

引言 

今天遇到一个问题，如题，想了十来分钟都没有想出来，现在想出来了，觉得挺有意思。

1.1 verilog实现

module xor_rill
（
input a,
input b,

output z
）；

assign z = a?(~b):b;

endmodule

1.2 电路图

1.3小结

如果要用基本的与或非门，要用2个与门，2个非门，1个或门。

稍微有点意思吧，呵呵。