基本除法器的Verilog HDL实现

 

 

 

 

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主题

使用Verilog HDL 实现最基本的除法运算。

问题分析

以32位除法器为例，介绍其verilog语言实现的原理

首先个人认为该方法是受到除法手工计算方法的启发。对于32位的无符号数，其商和余数的位数都不会超过32位，首先将被除数a扩展为64位的temp_a = {32'h0000,a}，将除数b扩展为64位的temp_b ={b,32'h0000}。运算过程为：首先将temp_a左移一位，低位补零之后与temp_b比较大小，如果移位之后 temp_a < temp_b，则temp_a不变，进入下一轮的移位与比较；如果temp_a >= temp_b,则本次比较的结果应该是商为1（二进制），余数为temp_a - temp_b，将商的值计录到temp_a的第0位（此前temp_a左移了一位，第0位为0），更新temp_a 的值为 temp_a - temp_b + 1'b1。至此第一轮的移位与比较结束，由于是32位二进制数，需要进行32轮的移位与比较。最终的结果是temp_a的高32位是余数，低32位是商。

代码如下（示例）：