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RSS订阅原创 【ZYNQ-7000开发之十一】VGA RLT代码封装成AXI Stream
本编文章将对VGA的RTL代码，封装成AXI Stream,并且在vivado 里用TPG进行测试本篇文章的VGA RTL代码在【ZYNQ-7000开发之一】基础上修改，封装好的VGA Stream可以方面我们实现视频图像处理
2016-01-29 21:28:05
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原创 【ZYNQ-7000开发之十】TGP+VDMA+HDMI搭建视频通路
本编文章在ADI官方HDMI例程的基础上进行修改，实现视频通路，为使用ZYNQ视频处理做好必要准备。在 【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据 这篇文章中，介绍了如何使用VDMA传输stream类型的视频流数据，本次实验将结合【ZYNQ-7000开发之三】ZYNQ平台的HDMI驱动测试这篇文章，本次实验默认大家已经完成了【ZYNQ-7000开发之三】和【ZYNQ-7
2016-01-26 19:32:56
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原创 【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据
VDMA可以把AXI4-Stream 类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。
2016-01-14 11:35:02
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原创 ADI官方 HDMI IP core使用的问题
在这个路径下：\hdl\library\axi_hdmi_tx 打开axi_hdmi_tx_ip.tcl 可以看到以下的代码： adi_ip_create axi_hdmi_tx adi_ip_files axi_hdmi_tx [list \ "$ad_hdl_dir/library/common/ad_axi_ip_constr.xdc" \ "$ad_hdl_dir/libr
2016-01-09 11:11:56
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原创 AXI 调试波形记录
升级了Evernote，把密码忘了，暂时登录不了。现在这记录下吧。 驱动代码： int main() { init_platform(); xil_printf("----------The test is start......----------\n\r"); Xil_Out32(XPAR_AXI_VDMA_0_BASEADD
2016-01-07 21:23:13
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原创 【ZYNQ-7000开发之八】OLED的驱动
发现了个很好用的OLED IP,和大家分享下，顺便轻松下，这几天调试太坑。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado Design Suite 2015.2建立硬件工程新建工程选择Zedboard，点击
2016-01-02 16:18:06
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空空如也
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