【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据

最新推荐文章于 2024-04-18 18:00:23 发布
最新推荐文章于 2024-04-18 18:00:23 发布
阅读量2.1w 收藏 45
点赞数 5
分类专栏： FPGA Zynq ARM 嵌入式 AXI 文章标签： VDMA zynq zedbaord AXI
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/RZJMPB/article/details/50516181
版权
本文详细介绍了如何在ZYNQ-7000平台上使用VDMA进行PL与PS之间的视频流数据传输。通过创建Zedboard工程，配置Block Design，添加并连接VDMA、TPG和ILA IP核，实现AXI4-Stream到Memory Map的数据转换。在SDK中创建Hello World工程，并设置软件调试，观察VDMA工作状态。然而，MM2S通道仅传输一次便停止，留下问题供读者思考。
摘要由CSDN通过智能技术生成

理论部分

VDMA可以把AXI4-Stream 类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。

本文所使用的开发板是Miz702(兼容zedboard)
PC 开发环境版本：Vivado Design Suite 2015.2

硬件系统工程

新建一个zedboard工程

建好工程后，再新建一个Block Design

点击ADD IP，添加ZYNQ PS

这里写图片描述

点击Run Block Automation,在弹出的对话框点击OK

这里写图片描述

双击ZYNQ图标，去掉不用的外设

这里写图片描述

使能一个HP接口，PL和PS通过VDMA传输数据做准备

这里写图片描述

设置好后，点击OK

添加VDMA IP Core

这里写图片描述

点击Run Connection Automation

在弹出的对话框的左上角选择All…,点击OK

再次点击Run Connection Automation

在弹出的对话框的左上角选择All…,点击OK,然后重新生成布局

添加TPG IP Core

这里写图片描述

双击刚刚生成的TPG图标，作如下设置

这里写图片描述

按照如图所示连接

这里写图片描述

按照如图所示连接时钟线

这里写图片描述

同上把VDMA的m_axis_mm2s_aclk以及s_axis_s2mm_aclk和上述时钟线连在一起

最低0.47元/天 解锁文章
RZJM_PB
关注
  • 5
    点赞
  • 踩
  • 45
    收藏
    觉得还不错? 一键收藏
  • 14
    评论
专栏目录
【ZYNQ】VDMA 的使用
洋洋Young的博客
07-12 126
VDMA, Video Direct Memory Access 是 Xilinx 官方提供的高速内存存取 IP，采用 AXI4-Stream 与 AXI4 协议实现存储映射接口（Memory Map）与非存储映射接口（Non-Memory Map）接口的转换，主要用于视频数据缓存，同时提供帧缓存与帧同步控制功能。本文主要介绍 AXI VDMA 的配置与使用方法。
使用Zynq-7000 AP SOC和FREERTOS设计视频流系统
10-17
标题中的“使用Zynq-7000 AP SOC和FREERTOS设计视频流系统”指的是使用赛灵思Zynq-7000 All Programmable System on Chip (AP SoC) 平台，结合FreeRTOS操作系统来构建一个视频流处理系统。Zynq-7000 AP SoC集成了可...
Petalinux 通过PL接收图片数据，ADMA或VDMA写入PS USB3.0U盘
sinat_39724439的博客
11-19 2207
工具版本： Ubuntu18.04.2 Unified2020.01 Petalinux2020.01 Qt5.13.2 安装过程详见以前的博客。 1、工程如下图 2、PS设置 对于此工程，仅仅需要配置SD卡，DP接口、USB接口和UART1接口。 3、ADMA设置（同VDMA），需要注意的是with of buffer length register 这个参数的设置，这个参数的大小直接影响一次dma的数据长度 4、配置数据产生模块switch_dat_gen，一张图片行长4096，列数4096,行间
ZYNQ的数据处理能力
weixin_30398227的博客
06-21 474
这段时间由于有任务要做，身体也不太好，所以一直没有时间在完成zynq数据处理能力的文档，今天晚上，抽了一晚上时间将相应的资料及实验都整理了出来，剩下的部分等把任务做完后在来折腾。在这里记下今天的历程，权当以后参考 。 由于zynq自身自带本地arm-linux-gnu工具链，因此我就偷了一下懒，没有去安装mentor公司 的gnu工具链，准备等把这段时间忙完之后再进行相应的折腾。具体工具链...
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
最新发布
电子德彪西的博客
04-18 2615
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
ZYNQ第六章-PS与PL数据交互第一篇
m0_56222647的博客
03-27 3048
写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
ZYNQ--PL与PS端的数据交互(PS端编程实现)
weixin_44253012的博客
02-27 4506
这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
ug585-Zynq-7000-TRM.rar_ug585_ug585-Zynq-7000-TRM_zynq 手册_zynq-7
07-14
4. **互连结构**：手册会介绍如何通过AXI总线接口在PS和PL之间高效传输数据，包括AXI4、AXI4-Lite和AXI4-Stream协议。 5. **设计流程**：包括硬件描述语言（HDL）编程、使用Xilinx Vivado工具进行综合、实现、约束...
Xilinx Zynq-7000 SoC芯片资料技术手册资料设计指导合集.zip
03-21
Xilinx Zynq-7000 SoC芯片资料技术手册资料设计指导合集 Application Note Data Sheet Product Guide User Guide Zynq-7000 SoC产品选型手册 c_ug1144-petalinux-tools-reference-guide.pdf ug1037-vivado-axi-...
Xilinx Zynq-7000系列原理图PCB封装库（AD库）
12-23
使用这个库文件，设计者可以方便地在Altium Designer中导入Zynq-7000系列的元器件，快速建立原理图，并自动生成PCB布局。在设计过程中，设计师需要注意以下几点： 1. **引脚分配**：确保正确地连接了Zynq-7000的...
ug585-Zynq-7000-TRM_SOC_zynq_
10-01
在Zynq-7000中，PS和PL通过AXI总线标准进行通信，提供了高带宽、低延迟的数据交换。AXI接口还支持多种总线宽度和多种传输类型，以适应不同性能需求的应用。 6. **外设接口** Zynq-7000 SoC提供了丰富的外设接口，...
使用VDMA驱动HDMI显示
01-23
在ZYNQ的PS中生成显示数据，然后通过VDMA输出到HDMI接口
"30年---我与赛灵思FPGA的故事”—— ZYNQ-7000使用总结(9) ——PS和PL的通信
热门推荐
青蛙@嘎嘎
01-21 1万+
由 allan 于 星期二, 07/08/2014 - 13:21 发表 PS与PL通信概述 传统的SoPC设计无外乎两种方式：（1）在FPGA上设计一个软核，比如Altera的NIOSII，Xilinx的MicroBlaze等（2）将一个独立的FPGA和处理器芯片（比如ARM等）联合使用。第一种方式的局限在于软核的性能远远不及硬核，而且会占用大量的FPGA资源；第二种方式的局
ZYNQ学习之旅--PS_AXI_VDMA（利用VDMA实现将PS端的数据显示在PL端的HDMI上）
qq_36662353的博客
07-08 1万+
目录标题简介帧缓存同步锁相（Genlock ）Genlock MasterGenlock SlaveDynamic Genlock MasterDynamic Genlock SlaveVDMA 概述BD设计软件设计 简介 AXI VDMA（AXI Video Direct Memory Access，以下简称 VDMA），是 Xilinx 提供的软核 IP。其功能 和 AXI DMA（以下简称 DMA）有些类似，都可以为存储器或者 AXI4-Stream 类目标外设之间提供高带宽 直接存储器存取。和 D
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
weixin_44852755的博客
11-07 7832
说起PS、PL数据交互，常见的有IO方式：MIO EMIO GPIO，还有利用BRAM或FIFO等，在上一篇文章ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验咱们学会了如何利用AXI GPIO IP核来实现PS（写）与PL（读）的数据交互，那么这篇文章来学习如何使用BRAM~在前面关于BRAM IP核的基础知识应该说的差不多了，那么我该怎么去写一个模块，能让它读出BRAM 0地址处的32位（4字节）的数据呢？input clk,
S03_CH06_AXI_VDMA_OV7725摄像头采集系统
weixin_30412013的博客
03-01 1521
S03_CH06_AXI_VDMA_OV7725摄像头采集系统 本课程将对Xilinx提供的一款IP核——AXI VDMA(Video Direct Memory Access) 进行详细讲解，为后续的学习和开发做好准备。内容安排如下：首先分析为什么要使用VDMA、VDMA的作用；然后详细介绍VDMA的特点、寄存器作空间； 最后阐述如何使用VDMA，包括IP核的配置方法、代码编写流程等。 本章主要...
UVC摄像头视频流原理解析
a_348647621的博客
06-18 3647
1.UVC摄像i头从插入到加载驱动，看我前面的文章分析过程 2.UVC摄像头驱动加载时在kernel\drivers\media\usb\uvc\uvc_driver.c uvc_probe->函数中完成的 整个流程如下 uvc_register_chains-> uvc_register_terms-> uvc_register_video-> vdev->v4l2_d
zynq XADC读写寄存器配置
Lynrxl的博客
10-13 2489
本博客，仅记录比较有用的关于zynq XADC调试的网址 PS侧读取xadc中的温度电压值，需按照以下步骤进行配置： Temp： 配置寄存器 Xil_Out32(C_BASEADDR + 0x300 , 0x9100); //40 Xil_Out32(C_BASEADDR + 0x304 , 0x3F0F);//41 Xil_Out32(C_BASEADDR + 0x308 , 0x0400);//42 Xil_Out32(C_BASEADDR + 0x320 , 0x100); //4.
Xilinx TPG IP使用
黑客三遍猪
09-14 2546
参考 配置 tpg配置， frmbuf_wr配置， 在zynqmp上输入， # media-ctl -d /dev/media0 -p Media controller API version 4.19.0 Media device information ------------------------ driver xilinx-video model Xilinx Video Composite Device serial bus inf
zynq-7000 ps重配置pl
11-09
Zynq-7000是由Xilinx公司生产的一款集成了ARM处理器和可编程逻辑（PL）的片上系统（SoC）。它的可编程逻辑部分可以通过重新配置（Reconfigure）来进行定制和优化。 Zynq-7000的可编程逻辑部分由一系列可编程逻辑...
评论 14
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值