生为鸿妍-CSDN博客

原创数字流程中添加PAD流程总结

想写这个内容大概是在半个月之前吧，苦于没有比较系统的介绍PAD的放置的教程，一直在到处收集摸索，现在把自己的经验大致总结一下：首先阐明一点，这次放置的PAD只是应项目需要，在芯片外面添加一些备用的框框给后端使用，因此具体到手动添加时，不知道会不会有什么问题(~。~)1.首先，可以将PAD分为两类，一种是类似VDD/GND/CORNER之类的全局PAD，这种需要在综合之后手动添加到产生的网表

2017-04-03 08:49:32 7031 1

原创 128位循环移位器

在小项目构建过程中，没有足够的精力去处理DLL或者类似的复杂的电路的情况下，需要使用随路时钟完成时钟树的综合。为方便CTS，会在随路时钟路径上添加一些负载作为load，以便模拟芯片与芯片之间时钟信号的同步处理。添加DFF作为负载，是今天学到的一种方法。在构成DFF之后需要一个时钟沿产生电路来控制DFF的开启。module DFF_load(gener,clk,ctrl) input

2017-03-27 22:26:25 572

原创 Design Compiler（DC）中关于delay的设置心得

今天在使用DC设置随路时钟的时候发现里两个比较容易混淆的设置:max_delay/min_delay和input_delay/output_delay。1)max_delay/min_delay设置指定路径的最大延迟和最小延迟。如果电路完全是有组合逻辑电路构成的，可以直接使用这两条命令设置延迟。例如，限制一个门控时钟的控制信号ctrl： set_max_delay 5 -fr

2017-03-26 21:00:13 9875

原创 DC和VCS中的assign

1.在数字前端编写逻辑电路的时候，会经常用到assign来编写敏感电路。使用assign的时候，可能会对后端综合的时候造成一些影响。parameter CLK=1'b1;always @(posedge clk) begin if(!ctrl) begin assign clk_o=clk; end else begin deassig

2017-03-25 22:25:18 928

空空如也

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