1.在数字前端编写逻辑电路的时候,会经常用到assign来编写敏感电路。使用assign的时候,可能会对后端综合的时候造成一些影响。
parameter CLK=1'b1;
always @(posedge clk) begin
if(!ctrl) begin
assign clk_o=clk;
end
else begin
deassign clk_o=CLK;
end
...
if(!ctrl) begin
assign clk_o=clk;
end
else begin
deassign clk_o=CLK;
end
...
在进行到DC综合的时候就无法通过综合。