Design Compiler（DC）中关于delay的设置心得

       今天在使用DC设置随路时钟的时候发现里两个比较容易混淆的设置:max_delay/min_delay和input_delay/output_delay。

1)max_delay/min_delay设置指定路径的最大延迟和最小延迟。

   如果电路完全是有组合逻辑电路构成的，可以直接使用这两条命令设置延迟。例如，限制一个门控时钟的控制信号ctrl：

   set_max_delay 5 -from ctrl

   以上命令限制了所有ctrl输入的路径的最大延迟；

   set_min_delay 5 -from in -to out

   以上命令限制里从in到out的最小延迟为5个单位时间。

2)input_delay/output_delay设置信号在从片外传送到片内/片内传到片外所用的时间。例如，

   set_input_delay 0.5 [remove_from_collections [all_inputs] $clk_list]

   在所有的输入端除时间信号输入端以外设置0.5个单位的输入延迟，也就是说，在片内只有0.5个周期可以有效的读取到信号的值。因此，信号的建立时间必须小于0.5个周期。

3)当对含有时钟信号的路径设置max_delay/min_delay的时候，系统会直接判断为时序路径，在生成的.rpt中会将max_delay/mindelay考虑为data required time/data arrived time，分别对应与时序中的setup/hold time。