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RSS订阅原创 verilog中的循环语句
verilog中的循环语句有四种：for循环，while循环，repeat循环，forever循环。循环语句不能单独使用，需要放在always或者initial语句中。如果将while循环写在always语句块中，while语句的循环次数为n，以时钟的上升沿作为触发条件，则while循环会在一个时钟周期内执行n次，并不是每个每个时钟执行一次循环，执行n个时钟周期。
2015-08-07 20:38:42
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转载 ISE中FPGA的实现流程
一.ISE实现的步骤 在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤： 1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库 文件（Native Generic Database,NGD）中。
2015-08-01 21:17:19
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原创 verilog的描述风格
Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。数据流描述是指根据信号之间的逻辑
2015-08-01 17:03:18
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原创 verilog中的向量与数组
verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量；reg count [7:0] 表示一个一维数组，数组中的元素是位宽为1的变量；reg [7:0] count [7:0] 表示一个一维数组，数组中的元素是位宽为8的变量。在赋值时，我们可以直接对整个向量赋值，也可以只对向量中的某些位赋值，但是不能直接对整个数组赋值，只能对数组的某个变量或者数组的
2015-08-01 16:15:02
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原创 ise错误Cannot access memory * directly；Cannot assign memory * directly
此处的错误是将一个向量[7:0]data_in 写成了一个数组data_in[7:0]，导致赋值的时候出现了错误。
2015-08-01 16:10:11
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空空如也
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