ERROR:Pack:2860 - The number of logical carry chain blocks exceeds the capacity for the target devic

最新推荐文章于 2020-09-16 09:40:15 发布
最新推荐文章于 2020-09-16 09:40:15 发布
阅读量1.4k 收藏
点赞数 2
分类专栏： verilog 文章标签： fpga ise error
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/xiao_du_/article/details/78658456
版权

ERROR:Pack:2860 - The number of logical carry chain blocks exceeds the capacity for the target device. This design requires 44319 slices but only has 11519 slices available that allow carry chains.

出现这个错误表示FPGA的逻辑资源不够用，正确的做法是找到消耗资源大的模块进行修改。

xiao_du_
关注
专栏目录
SyntaxError: Non-UTF-8 code starting with ‘\xb3‘ in file解决方案
weixin_43178406的博客
09-09 2万+
本文主要介绍了SyntaxError: Non-UTF-8 code starting with ‘\xb3’ in file x.py on line 1, but no encoding declared; see http://python.org/dev/peps/pep-0263/ for details解决方案，希望能对学习Python的同学们有所帮助。 文章目录 1. 问题描述 2. 原理详解 3. 解决方案
Vivado在产生bitstream时遇到Vivado write_bitstream - ERROR: [Drc 23-20] Rule violation (NSTD-1)...
baidu_34971492的博客
11-27 5083
Vivado在产生bitstream时遇到Vivado write_bitstream - ERROR: [Drc 23-20] Rule violation (NSTD-1)… 问题 生成比特流时，会出现以下错误消息： 1. ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value 'DEFA
初入FPGA之ISE遇到的问题(1)
要恰饭得嘛
05-06 4429
1.编译时出现报错：ERROR:Pack:1107 - Pack was unable to combine the symbols listed below into a   single IOB component because the site type selected is not compatible.即名字为IP_LXXX_X的引脚只能作为专用输入引脚，而不能作为输出引脚。这是我在...
ISE 14.7 调试错误笔记
u010448932的博客
10-24 7916
1、ERROR:Pack:2530 - The dual data rate register "U_sys_ctl/ODDR2_inst_2" failed to    join an OLOGIC component as required. 错误： 输入时钟50M。PLL出一个228M的clk1和一个148.5M的clk2，clk1对外输出使用，clk2内部信号发生器使用，内部使用的不需...
DDR时序约束常见的ERROR
qq_40052606的博客
09-16 4783
DDR时序约束常见的ERROR 时钟约束，在约束的模块中未找到定义的变量，这个一般是在IP核例化中出现，需要把原始文件加入到工程中。 ERROR:ConstraintSystem:59 - Constraint <NET “u_hight_pass/sys_clk_ibufg” TNM_NET = “SYS_CLK”;> [src/top.ucf(721)]: NET “u_hight_pass/sys_clk_ibufg” not found. Please verify that:
verilog 实际开发时应该注意的问题
xiao_du的博客
11-21 1508
verilog 实际开发时应该注意的问题
ISE中FPGA的实现流程
xiao_du的博客
08-01 1907
一.ISE实现的步骤          在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤：                  1.Translate                      - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库 文件（Native Generic Database,NGD）中。
Oracle sys 用户登录报错 ： ORA-09925 Unable to create audit trail file Linux-x86_64 Error: 28: No space...
Jackie 的博客
01-13 3014
Oracle 数据库 sys 用户无法登录，报错 ORA-09925: Unable to create audit trail file Linux-x86_64 Error: 28: No space left on device Additional information: 9925 ORA-01075: you are currently logged on lsblk 查看磁盘的剩余空间信息 lvextend 对 /oracle 文件的分区进行扩容 resize2fs/xfs_growfs..
[DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specific
nature_forest的博客
07-23 6861
vivado2018.3在调试cameralink接口时，synthesis和implement都过了，但生成bit文件时报如下错误 [DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the bo...
The Art of Assembly Language Programming
12-20
The 80x86 MOV Instruction 4.8 - Some Final Comments on the MOV Instructions <br>4.9 Laboratory Exercises 4.9.1 The UCR Standard Library for 80x86 Assembly Language Programmers 4.9.2 ...
verilog中表示“非”的运算符
xiao_du的博客
04-24 2万+
verilog，取反
verilog的描述风格
xiao_du的博客
08-01 4919
Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。 结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。 数据流描述是指根据信号之间的逻辑
verilog中的向量与数组
热门推荐
xiao_du的博客
08-01 2万+
verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量；reg count [7:0] 表示一个一维数组，数组中的元素是位宽为1的变量；reg [7:0] count [7:0] 表示一个一维数组，数组中的元素是位宽为8的变量。在赋值时，我们可以直接对整个向量赋值，也可以只对向量中的某些位赋值，但是不能直接对整个数组赋值，只能对数组的某个变量或者数组的
verilog 变量命名注意事项
xiao_du的博客
11-06 1万+
verilog，时钟，，变量，大小写
ISE调用Notepad++的方法
xiao_du的博客
04-08 1万+
verilog,notepad++,ise,错误行
QuartusII程序固化,超内存大小解决办法
Utopia_sy的博客
05-19 2618
QuartusII程序固化可使FPGA从外部Flash中引导程序，实现掉电不丢失信息。 1.程序正确编译后，点击File–convert programming file 2.配置文件和外部FLASH器件 选择需要的固化文件类型，这里使用.pof文件；根据需求选择Flash芯片。点击Add file加载需要固化的程序文件(.sof)。也可修改生成的文件名，默认为output_file.pof。 3.生成可固化的程序文件。 若直接点击generate，可能会出现下图错误 size of file(s) in
行列式的理解
xiao_du的博客
09-12 3775
从形式上看，n阶行列式就是每行和每列都包含n个数的一种式子，它的最终结果是一个数字，也就是一个由n!个项相加减构成的多项式的最终结果。行列式的起源是对多元一次方程组的求解。行列式的结果D可以看成是按照某一行或者后一列展开的结果，展开的过程就是该行（列）中的每个数乘以每个数的代数余子式的结果再相加。按照第j(1 行列式所涉及到的运算有转置，相加，系数相乘等。 转置不改变行列式的值，因此，
[drc ucio-1] unconstrained logical port: 9 out of 9 logical ports have no us
最新发布
06-28
### 回答1： 这个错误信息出现在数字电路设计过程中，它意味着设计中有9个逻辑端口没有连接到其他器件或信号。在数字电路设计中，逻辑端口通常是在设计时定义并与其他器件或信号连接。如果有未连接的逻辑端口，可能会导致设计无法正常工作或出现其他问题。 要解决这个问题，设计师需要查看这9个逻辑端口的定义，并检查其是否需要连接其他器件或信号。如果需要连接，则需要添加相应的连接。如果这些逻辑端口没有用途，也可以将它们从设计中删除。 在数字电路设计中，确保所有逻辑端口都连接到正确的器件或信号是很重要的。这可以确保设计正常工作并符合预期。因此，设计师需要仔细查看错误信息并解决任何未连接的逻辑端口。 ### 回答2： 该错误提示意味着DRC检查器在检查设计时发现了一个未约束的逻辑端口。这意味着该逻辑端口未在设计中明确定义其电器特性和约束条件，因此可能会导致与其他电路中的逻辑端口或输入输出端口冲突，从而导致电路故障或不可预测的行为。 未约束的逻辑端口可能会引起许多问题，包括信号速度，功耗，电磁干扰和抖动等方面的问题。因此，设计者必须考虑在设计中完全约束每个逻辑端口。 要解决此问题，设计者可以通过以下步骤来约束逻辑端口： 1.明确定义端口的电气特性，如逻辑电平(高电平和低电平)、输出电流和输入电阻等。以及偏置电流，最大电压等等。 2.定义逻辑端口的时序约束，如最小输入保持时间，最小输入上升和下降时间，最大输出上升和下降时间等。 3.约束端口的负载，以确保逻辑门的负载特性与端口的负载相匹配。同时，您还需要考虑逻辑门的电容，以确保总线电容不会超过门的电容。 4.保证各个端口之间没有干扰信号，并保证其信号具有充分的抗噪声和抗干扰特性。 综上所述，设计者必须明确每个逻辑端口的电气特性和相关约束条件，以避免未约束的逻辑端口导致电路故障或不可预测的行为。 ### 回答3： 题目中提到的"drc ucio-1"，是设计规则检查（DRC）中的一种规则。这个规则检查的是逻辑端口的连线是否正确。 在数字电路设计中，逻辑端口是指连接逻辑电路的输入和输出端口，其作用是传递输入信号，输出处理后的信号。此规则的作用是检查这些逻辑端口是否连接正确。对于这个规则而言，其中的"no us"指的是"没有未使用信号"的缩写，即如果逻辑端口上没有任何信号进行传输，则该规则会提示错误。 题目中的返回信息是"unconstrained logical port: 9 out of 9 logical ports have no us"，意思是：一共有9个逻辑端口，其中所有的端口都没有未使用的信号。在数字电路设计中，如果逻辑端口没有正确连接，就会导致电路功能不正常，无法达到设计要求。这种情况下，设计师需要检查逻辑端口的连接是否正确，发现问题及时修改。 对于该规则的具体实现，设计师通常使用电路设计软件的DRC功能来检查电路是否符合设计要求。在输入设计文件之后，设计软件会对电路进行DRC检查，并输出检查结果。对于违反规则的部分，设计师需要进行修改，直到符合设计要求。因此，合理使用DRC功能，可以大大提高设计效率和设计质量。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值