xiao_du_-CSDN博客

原创 ERROR:Pack:2860 - The number of logical carry chain blocks exceeds the capacity for the target devic

ERROR:Pack:2860,出现这个错误表示FPGA的逻辑资源不够用

2017-11-28 19:39:47 1409

原创 Isim 仿真卡死问题分析

Isim 卡死一般是代码书写不规范，导致出现无限循环。

2017-11-24 22:39:21 3296

转载 ISE调用Notepad++的方法

verilog,notepad++,ise,错误行

2017-04-08 23:26:29 10610

原创利用FFT对模拟信号进行谱分析的参数选择

利用FFT对模拟信号进行谱分析的参数选择，如采样频率，采样点数频率分辨率等

2016-03-20 00:31:05 3705

转载一位工程师的FPGA项目开发经验总结

1. 要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的工作，可能在软件工程师看来就是几行简单的代码。所以要和人配合，多听听别人的意见，这样必然可以产生新的 know-how，从而加快测试和开发的速度，退一步讲，至少没有坏处。　　2. 测试还是要别人来做。开发者看待自己的产品有如看待自己，大多是没有勇气去发现缺点的。一是源自自尊心，二是为了避

2016-01-18 16:02:08 3580

原创 Verilog 中连接符使用注意事项

Verilog 中连接符使用注意事项

2016-01-12 11:45:55 7306

原创 verilog 实际开发时应该注意的问题

verilog 实际开发时应该注意的问题

2015-11-21 11:01:58 1497

原创 rom isim仿真

当我们利用ise新建一个ROM的IP核之后，可以新建一个testbench文件用来对这个IP核进行测试，当我们在此修改IP核，但并不关闭isim仿真页面，而直接选择restart按钮，会发现仿真结根跟之前一样，可能是仿真所使用的IP核还是修改之前的那个，所以，为了保证仿真的正确性，我们应该先把仿真的页面关闭，重新打开，这是的仿真结果就跟修改后的IP核相对应了。

2015-11-10 13:58:43 950

原创 verilog 变量命名注意事项

verilog，时钟，，变量，大小写

2015-11-06 10:51:49 14091

原创行列式的理解

从形式上看，n阶行列式就是每行和每列都包含n个数的一种式子，它的最终结果是一个数字，也就是一个由n!个项相加减构成的多项式的最终结果。行列式的起源是对多元一次方程组的求解。行列式的结果D可以看成是按照某一行或者后一列展开的结果，展开的过程就是该行（列）中的每个数乘以每个数的代数余子式的结果再相加。按照第j(1行列式所涉及到的运算有转置，相加，系数相乘等。转置不改变行列式的值，因此，

2015-09-12 00:03:06 3746

原创 Syntax error near "£"

程序中的代码如下图所示显示的错误类型如下图所示问题的原因是12行中的分号用的是中文的冒号而不是英文的冒号，如果将12行中得冒号改成英文的，把12行的分号改成中文的，将会报出同样的错误。

2015-09-02 15:36:12 6807

原创 verilog中的循环语句

verilog中的循环语句有四种：for循环，while循环，repeat循环，forever循环。循环语句不能单独使用，需要放在always或者initial语句中。如果将while循环写在always语句块中，while语句的循环次数为n，以时钟的上升沿作为触发条件，则while循环会在一个时钟周期内执行n次，并不是每个每个时钟执行一次循环，执行n个时钟周期。

2015-08-07 20:38:42 13402

转载 ISE中FPGA的实现流程

一.ISE实现的步骤在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤： 1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库文件（Native Generic Database,NGD）中。

2015-08-01 21:17:19 1854

原创 verilog的描述风格

Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。数据流描述是指根据信号之间的逻辑

2015-08-01 17:03:18 4899

verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量；reg count [7:0] 表示一个一维数组，数组中的元素是位宽为1的变量；reg [7:0] count [7:0] 表示一个一维数组，数组中的元素是位宽为8的变量。在赋值时，我们可以直接对整个向量赋值，也可以只对向量中的某些位赋值，但是不能直接对整个数组赋值，只能对数组的某个变量或者数组的

2015-08-01 16:15:02 29017 1

原创 ise错误Cannot access memory * directly；Cannot assign memory * directly

此处的错误是将一个向量[7:0]data_in 写成了一个数组data_in[7:0]，导致赋值的时候出现了错误。

2015-08-01 16:10:11 10466 2

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