- 博客(14)
- 资源 (27)
- 收藏
- 关注
原创 关于LATTICE的FIFO_DC核
LATTICE的FIFO_DC和定义如下:module FIFO_DC_MOD (Data, WrClock, RdClock, WrEn, RdEn, Reset, RPReset, Q, WCNT, RCNT, Empty, Full);说明: input wire [0:127] Data; 输入数据 input wire WrClock;
2012-08-31 16:07:09 5811 1
转载 再次解释ARM 流水线 比如add r0, pc, #g_oalAddressTable - (. + 8)的问题
// topic:再次解释ARM 流水线 比如add r0, pc, #g_oalAddressTable - (. + 8)的问题 // 作者:gooogleman // 邮箱:gooogleman@foxmail.com //网址:http://blog.csdn.net/gooogleman/article/details/
2012-08-20 11:23:06 2716
原创 LATTICE FPGA IO 约束设置 初探
最近在边学边开发一个LATTICE FPGA 项目,需要使用时序约束。发现 关于LATTICE FPGA IO接口的时序约束资料太少了,弄了好久才弄出点眉目这里先抛砖引玉希望能有高手给指点指点。首先请大家先看一下Altera FPGA 的时序约束分析 http://blog.csdn.net/zmq5411/article/details/7881591我们会发现由Altera的无论I
2012-08-18 22:18:51 6748
转载 FPGA静态时序分析——IO口时序(Input Delay /output Delay)
原文地址:点击打开链接1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此,FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析,所以FP
2012-08-18 20:36:18 10189
转载 FPGA点滴三
1.verilog是一种宽松的语言,使用起来比较方便,但是也造成很多bug,不容易察觉的bug,比较典型就是不同位宽赋值inout [7:0] isa_data;assign isa_data = (!isa_ior)? isa_data_out:1'bz; 这种笔误屡见不鲜,应该是assign isa_data = (!isa_ior)? isa_data_out:8'bz
2012-08-16 20:47:53 1621
转载 FPGA点滴之四----三态
从遇到的一个问题展开:ARM控制器通过LocalBus总线和FPGA相连,加电后启动过程被中断,死机。尝试Linux启动完成后给FPGA上电,结果提示eth0 link down后死机。从现象基本可以断定FPGA管脚影响了ARM的总线。修改FPAG信号从三态变为输入,问题解决。联想到多年前遇到的一个现象,ARM未使用的管脚(但是引出来了)没有配置内部上拉,导致运行速度极慢。 最后
2012-08-16 20:44:01 1202
转载 MCP2515的使用(二)
1.首先,MCP2515的资料都在这,里面有MCP2515的数据手册,一些示例代码,有些代码是可以直接拷贝使用的。http://www.microchip.com/stellent/idcplg?IdcService=SS_GET_PAGE&nodeId=1999&ty=&dty=§ion=&NextRow=&ssUserText=MCP25152.SPI指令集MCP2515有
2012-08-16 08:22:24 4341 6
转载 MCP2515的使用(一)
MCP2515的中文资料网上有很多,此,仅讨论具体的一些使用。先看下,在用ARM(LPC21XX)做控制器的情况下,用GPIO口模拟SPI总线的代码。1.先看下SPI总线的时序图。SPI总线有四根线,CS,SCK,MISO,MOSI,是一种环形总线结构,如下图。CS是片选。SCK是串行时钟。MISO是主输入从输出。MOSI是主输出从输入。时序图如下:(参
2012-08-16 08:21:01 13444
转载 极品的C语言错误
今天在测试硬件通信模块时候发现一个奇怪的问题,发送数据和接收数据进行比较复制时候频繁数据错误。 测试流程如下:发送一个字节和接收一个字节,进行比较,当返回数据和发送数据不相等的时候,错误计数器累加。 数据收发抽象如下: uint16 i = 0; uint16 j = 0; uint32 error_num = 0
2012-08-15 10:31:33 1052
转载 FPGA静态时序分析模型——寄存器到寄存器
1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析(寄存器到寄存器)。2. 应用背景 静态时序分析简称STA,它是一种穷尽的分析方法,它按照同步电路设计的要求,根据电路网表的拓扑结构,计算并检查电路中每一个DFF(触发器)的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一,不需要设计者编
2012-08-15 09:32:18 4896 1
转载 S3C2440 BootLoader启动流程分析
在基于ARM内核的嵌入式处理器的板级支持包中,BootLoader是系统在上电过程中要首先执行的第一段代码,虽然BootLoader不是系统在启动过程中所必需的,但是它的存在可以对嵌入式产品的开发和调试带来很多的方便,例如:每次对操作系统镜像进行修改以后,可以以太网,串口的硬件端口将镜像下载到目标嵌入式设备中,比起每次修改以后就要重新烧写Flash要简便得多。Windows CE Bo
2012-08-14 20:08:05 1486
转载 2440 startup.s分析
;--------------------------------------------------------------------- ;startup.s ;系统启动代码 ;起始时间 : 2009.5.7 ----->2009.5.11 ;------------------------------------------------------
2012-08-14 20:07:10 966
转载 无法启动程序“%CSIDL_PROGRAM_FILES%\XX\XX.exe”。发生了通常表示安装被损坏的错误(代码 0x8007007e)。
vs2005调试DLL时,编译没有错误但在启动调试的时候提示:——————————————————————————————无法启动程序“%CSIDL_PROGRAM_FILES%\XX\XX.exe”。发生了通常表示安装被损坏的错误(代码 0x8007007e)。如果问题仍然存在,则通过“控制面板”中的“添加或删除程序”修复 Visual Studio 安装。—————
2012-08-13 18:42:39 2021 1
转载 NEMA-0183(GPRMC GPGGA)详细解释
nmea数据如下: $GPGGA,121252.000,3937.3032,N,11611.6046,E,1,05,2.0,45.9,M,-5.7,M,,0000*77 $GPRMC,121252.000,A,3958.3032,N,11629.6046,E,15.15,359.95,070306,,,A*54 $GPVTG,359.95,T,,M,15.15,N,28.0,K,A*0
2012-08-13 18:41:42 1482
Cadence 元件封装
2012-11-23
RNIDS PC端驱动RNDIS USB kit
2010-12-28
VDD.VEE.VSS什么意思.
2009-04-20
模电基础最基础的教程了
2009-04-20
Proteus 仿真库简介
2009-04-20
运算放大器的原理简介
2009-04-20
电容、电感滤波电路作用原理.
2009-04-20
0欧的电阻在电路中的用法
2009-04-20
场效应管的原理及分类
2009-04-20
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人