- 博客(271)
- 收藏
- 关注
RSS订阅
原创 MIPI CPHY学习笔记01：TX物理层一致性测试项解析（LP信令模式）
在手机、平板、智能手表等移动设备中，MIPI C-PHY是负责图像、数据传输的核心接口，它就像设备内部的“高速数据线”，而低功耗（LP）信令模式，是这条“数据线”的“省电模式”，专门用于设备待机、低负载等场景，既要保证信号稳定，又要最大限度降低功耗。物理层一致性测试，就是给这个“省电模式”做的“全面体检”，确保不同厂商的设备能兼容互通。今天，我们就聚焦MIPI C-PHY TX（发射端）的Group 1 LP信令测试，用通俗的语言拆解8个核心测试项，看懂“省电信号”的合格标准。
2026-03-23 08:30:00
26
1
原创 【经验&技巧】MIPI D-PHY 数据眼图模板手动测试的简明示例
本文介绍了使用Infiniium UXR系列示波器和InfiniiMax系列探头进行MIPI信号测试的详细步骤。测试过程包括：1）设备连接验证；2）通过Real-Time Eye功能获取实时眼图；3）配置眼图模板（由6点构成菱形）；4）执行模板测试并获取结果。文中还推荐了MIPI技术专栏和信号完整性仿真课程资源。测试采用13GHz示波器和12GHz探头系统，适用于高速MIPI接口的信号质量分析。
2026-03-18 08:30:00
348
原创 一文读懂抖动：高速信号的“时间波动”与测试逻辑
本文融合高速信号抖动的基础理论与深度解析，从抖动的基本定义出发，详细拆解其组成分量的特性与成因，明确核心测试指标，并阐述完整的测试分析流程，为高速信号设计、测试与问题定位提供技术参考。
2026-03-09 08:30:00
288
原创 CST MWS Studio SI&PI联合仿真：传输线/电容封装/通孔/DDR全场景精准建模教学
历时四个月精心打造的CST信号仿真建模课程已完成录制，涵盖传输线、电容封装、通孔及DDR等全场景建模教学。课程经过反复推演和逐帧精修，注重实用性与连贯性，旨在帮助学员快速掌握CST信号建模仿真技能。通过详细演示与思路引导，使学员能够学以致用，建立清晰的仿真认知体系。课程已在仿真秀平台上线，助力工程师提升信号完整性分析能力。
2026-03-02 15:06:22
85
原创 PCIE5.0 学习笔记03（物理层电气规范）：Rx接收端口设计和测试
本文详细介绍了PCIe接收机测试中校准通道的构建与验证方法。重点阐述了通过物理通道模拟最坏情况损耗的方法，包括插入损耗掩模设计、回波损耗要求及后处理流程。对于高速率（8.0GT/s及以上）测试，采用CTLE和DFE均衡算法（1-3抽头）来打开、闭合眼图，并规定了各速率的均衡参数限制。文章还明确了测试设备要求，包括示波器带宽（16.0GT/s需25GHz，32.0GT/s需50GHz）和采样率标准，确保测试结果准确反映接收机在真实信道中的性能表现。
2026-02-27 08:30:00
98
原创 射频工程师必须了解的S参数四项要点
本文围绕单端 6 英寸走线的 S 参数展开深入分析，核心包含四项关键要点：低频下导线电学长度远小于信号波长，S11 呈大负分贝值、S21 接近 0 分贝；端口与走线的阻抗不匹配引发反射叠加，形成 S11 首个峰值（对应传输线四分之一波长频率）；S21 相位可作为一致性检查依据，其 90° 相位差与 S11 峰值吻合；理想建模中 S11 峰值随频率上升因损耗下降，实际测量因连接器等阻抗不连续性，S11 会出现振荡上升。分析依托 Keysight ADS 工具与电磁求解器原理，为 S 参数解读提供科学支撑。
2026-02-24 08:30:00
1049
原创 PCIE5.0 学习笔记02（物理层电气规范）：Tx发射端口设计和测试
PCIe电气规范详细定义了Tx测试设置与测量方法，重点包括：1）测试需通过Breakout Channel间接测量DUT引脚信号，并使用Replica Channel进行反嵌处理；2）规范了差分电压、共模电压的测量标准及均衡系数的计算方法；3）针对8.0/16.0/32.0GT/s速率引入基于FIR滤波器的均衡系数控制；4）详细说明了EIEOS信号、封装损耗、发射抖动（含数据相关/非相关分量分离）等关键参数的测量方法；5）规定了回波损耗的测试要求与限制曲线。
2026-02-09 08:30:00
120
原创 PCIE5.0 学习笔记01（物理层电气规范）：参考时钟的设计与测试
PCIe参考时钟（Refclk）测试设置采用理想信号源模型，通过建模计入信号劣化以复现最坏情况。测试条件分为通用负载测试和抖动专项测试（50欧姆端接）。设计指标包括单端/差分波形测量、交叉点检测、抖动定义等，使用特定电路和负载（CL=2pF）进行测量。Refclk参数部分与数据速率无关，支持公共时钟（CC）和独立时钟（IR）两种架构，CC架构需满足特定抖动限值。测试涉及PLL/CDR滤波函数模拟接收机抖动，对2.5GT/s至32.0GT/s不同速率有相应要求。
2026-01-28 08:30:00
171
原创 PCB电源完整性设计初学指南
本指南旨在为PCB设计工程师提供关于电源完整性的全面概念解析。虽然设计者通常无法控制芯片封装本身，但他们可以采取措施，确保PCB与元器件封装协同工作，以提供稳定的电源。本文将概述一些确保跨领域电源完整性的主要方法，这些方法涵盖从层叠设计到优化电容选型等多个方面。
2026-01-07 08:30:00
2201
原创 高速SerDes均衡技术解析
均衡技术是高速SerDes链路中补偿信道损耗和失真的核心技术，通过FFE、CTLE和DFE三种主要方法对抗码间干扰(ISI)。FFE在发射端预补偿前光标干扰，CTLE通过提升高频增益补偿信道损耗，DFE则精准消除后光标干扰。三种技术各具优势：FFE实现简单且不放大噪声，CTLE功耗低易于集成，DFE能自适应调整且保持信噪比。这些技术协同工作可有效提升系统传输速率和可靠性。
2025-12-19 08:30:00
1670
原创 为什么需要用CST进行SI仿真 ？
本文分享了基于CSTPCBStudio的USB3.1信号仿真全流程，包括模型准备、求解器设置、S参数分析等核心内容。针对高速PCB设计中SI/PI联合仿真的痛点问题，文章深入探讨了网格剖分优化、系统级协同仿真等关键技术，并以DDR总线为例详细解析了三阶段仿真策略。作者还推荐了《基于CST MWS Studio信号和电源完整性仿真》视频课程，系统讲解传输线建模、网格剖分原理及DDR联合仿真等实战技能，帮助工程师实现从操作员到仿真专家的能力跃迁。课程涵盖6大模块，旨在提升高速电路设计能力，缩短研发周期。
2025-12-11 08:30:00
1234
原创 【经验&技巧】示波器的实时采样与分段采样模式
本文详细介绍了高端实时示波器的两种采样模式：实时采样模式（Real-Time Sampling Mode）和分段采样模式（Segmented Sampling Mode）。实时采样模式适用于非重复性、瞬态信号的完整捕获，重点分析了其工作原理、采样率准则和典型应用场景。分段采样模式则针对间隔性重复信号，通过内存分段实现高效采集，并阐述了其配置方法和适用场景。
2026-03-25 08:30:00
24
原创 【三载笔耕逐光，笃行致远赴新程】我的技术博客三周年记
最初的创作，没有清晰的定位，更谈不上章法。慢慢地，我开始学会沉淀选题，不再盲目跟风，而是聚焦自己深耕的领域，把每一次项目迭代、每一次技术攻坚的思考都融入文字，从“记录现象”转向“挖掘本质”，从“单纯分享”升级为“传递方法论”。同时，鼓励读者参与内容创作，接收读者的选题建议、技术投稿，让博客成为一个开放的技术交流平台，汇聚更多人的智慧与力量，实现“一人创作，众人受益”的良性循环。
2026-03-22 10:35:16
354
原创 【学习分享】PCIe 5.0 物理层设计规范笔记合集
PCIe电气规范详细定义了Tx测试设置与测量方法，重点包括：1）测试需通过Breakout Channel间接测量DUT引脚信号，并使用Replica Channel进行反嵌处理；对于高速率（8.0GT/s及以上）测试，采用CTLE和DFE均衡算法（1~3抽头）来打开、闭合眼图，并规定了各速率的均衡参数限制。文章还明确了测试设备要求，包括示波器带宽（16.0GT/s需25GHz，32.0GT/s需50GHz）和采样率标准，确保测试结果准确反映接收机在真实信道中的性能表现。
2026-03-20 08:30:00
677
原创 有铅VS无铅焊料：电子制造的关键选择
在电子制造中，焊料就像“金属胶水”，它熔点低于被连接的电子元件，熔化后能将PCB与元器件牢牢粘在一起，同时形成导电通路，让电流顺畅传输。从手机、电脑到服务器，几乎所有电子设备都依赖可靠的焊点。目前主流的焊料分为两类：有铅焊料和无铅焊料。前者是沿用多年的“传统款”，后者是环保法规推动下的“新型款”。本文用通俗的语言拆解两者的核心差异、优缺点和适用场景。
2026-03-16 08:30:00
356
原创 零基础学习电磁兼容（EMC）15--电磁辐射（电/磁偶极子辐射场）
电偶极子和磁偶极子的辐射场具有对偶关系。电偶极子的辐射场可分为近场（r≪λ）和远场（r≫λ），近场中电场和磁场表达式可简化，远场具有与平面波相似的传播特性。磁偶极子通过麦克斯韦方程组推导的场与电偶极子存在对偶变换关系，其远场特性与电偶极子一致，电场与磁场正交且振幅比等于本征阻抗。通过特定组合两种偶极子可产生圆极化波。
2026-03-11 08:30:00
155
原创 PCB三大主流基材大比拼：FR4、陶瓷、铝基板该怎么选？
本文对比分析了三种主流PCB基材：FR4、陶瓷和铝基板。FR4作为通用型基材，成本低、设计灵活，适用于消费电子等常规场景；陶瓷基板耐高温、散热优异，但成本高且易碎，适合极端环境应用；铝基板在散热和机械强度间取得平衡，是LED照明和汽车电子的理想选择。选型需综合考虑成本、散热需求和使用环境，FR4适合预算有限项目，铝基板适用于发热设备，陶瓷则专为高功率和极端条件设计。
2026-03-06 08:30:00
423
原创 PCIe 5.0物理层测试解密：发射端与接收端的“双向考核”
PCIe5.0物理层测试要点解析：在32.0GT/s高速传输中，通过差分信号、均衡技术（CTLE/DFE）和眼图分析等手段，对发射端（Tx）和接收端（Rx）进行双向验证。Tx测试关注信号稳定性（抖动、电压摆幅）和均衡性能，Rx测试则重点考核抗干扰能力（眼图恢复、误码率）。测试需模拟真实场景，采用去嵌技术消除测量误差，确保设备兼容性。随着速率提升，测试复杂度增加，需更先进的均衡技术（如二阶CTLE+3抽头DFE）应对信号衰减。这套测试体系保障了PCIe5.0在高速传输下的可靠性和稳定性。
2026-03-03 08:30:00
557
原创 2026，新春快乐！
2026年，愿你做一匹自由的野马，我们告别了极不平凡的2025年，一切的不如意都已成为过去时。不被世俗束缚，只做自己！岁序更替，华章日新；神州沐晖，万象更新。
2026-02-16 19:00:00
42
原创 PCB基材大百科：FR1到FR5的核心差异与选型指南
本文系统介绍了PCB基材FR系列（FR1-FR5）的特性及应用场景。FR代表阻燃材料，其核心指标包括玻璃化转变温度（Tg）和环保标准。FR1采用纸基酚醛树脂，成本低但性能有限；FR2已逐步淘汰；FR3性能提升但仅支持单层板；FR4占据90%市场，具有均衡性能，衍生出标准版、高Tg版和RF专用版；FR5适用于极端环境。选择基材需考虑工作温度、电路复杂度和成本，FR4是大多数电子设备的首选，FR1和FR5分别适用于简单电路和高端场景。
2026-02-11 08:30:00
1304
原创 一文读懂ICR：高速信道的“综合性能体检指标”
在信号完整性领域，ICR 是 “Insertion Loss to Crosstalk Ratio” 的缩写，译为“插入损耗与串扰比”。这是一个用于量化信道性能的关键指标，尤其在评估高速串行链路（如服务器背板、高速连接器等）质量时非常重要。 简单来说，ICR 描述了信号在传输过程中，其本身的能量损耗（插入损耗）与受到相邻信道干扰（串扰）的相对严重程度。
2026-02-06 08:50:53
703
原创 PCIe 5.0参考时钟测试入门：看懂高速传输的“时间基准”
在PCIe 5.0（传输速率最高达32.0GT/s）这类高速接口中，数据传输就像一场“精准的接力赛”，而参考时钟（Refclk）就是这场比赛的“发令枪”，它提供稳定的时间基准，确保发射机和接收机同步工作。如果参考时钟信号不稳定，数据就会出现传输错误、卡顿甚至中断。本文用通俗的语言，拆解PCIe 5.0参考时钟测试的核心知识，助你看懂它的测试逻辑、关键指标和核心架构。
2026-02-04 08:30:00
568
原创 电路板材料大揭秘：高Tg PCB与标准FR4的核心区别
印刷电路板（PCB）基材中，标准FR4和高TgPCB是两种主流材料。标准FR4（Tg约130-140℃）成本低、加工易，适用于消费电子产品；高TgPCB（Tg≥170℃）具有优异的高温稳定性、机械强度和耐化学性，适合工业控制、汽车电子等严苛环境。选择时需权衡性能与成本：普通电子用FR4即可，高温高可靠性场景则需高Tg材料。两者电气性能相近，主要差异在于热稳定性，合理选材能显著提升产品可靠性。
2026-02-02 08:30:00
594
原创 高速PCB设计的隐形杀手：通孔分支
通孔分支是PCB设计中连接不同层时产生的多余孔筒，在高速（GHz级）电路中会显著影响信号完整性，表现为信号干扰。评估需通过仿真和测试，解决措施包括背钻工艺、盲埋孔组合或优化层叠设计，需平衡信号质量与成本。对于高速系统（如PCIe 6.0），消除分支已成为标准要求。
2026-01-26 08:30:00
833
原创 高速电路设计必看：同步开关噪声问题解析
数字电路中的同步开关噪声（SSN）问题日益突出，尤其是随着高速器件应用增多。本文分析了地弹和电压弹的产生机理，指出其与电源网络电感、输出驱动电流变化率密切相关。文章详细阐述了地弹参数特征，包括峰值电压、脉冲宽度等关键指标，并探讨了负载电容、信号压摆率等因素对地弹的影响。最后提出系统化的解决方案，涵盖芯片选型、电路设计、PCB布局和后期调试等多个环节，强调通过降低回路电感和控制电流变化率来有效抑制SSN。这些措施需要在性能、成本和复杂度之间取得平衡，为高速数字电路设计提供了重要参考。
2026-01-21 08:30:00
134
原创 高速信号设计：何时该考虑传输线效应？
高速信号判定没有绝对阈值，但当信号截止频率超过100MHz且PCB走线较长时，传输线效应（反射、串扰等）会变得显著。关键参数包括截止频率(Fk)、上升时间(Tr)和数据传输速率(DTR)。经验法则：若走线长度超过信号上升时间对应长度的1/6（如1ns上升时间对应3英寸），或超过信号波长1/10时，需按高速信号处理。设计者需根据具体参数计算判断，必要时采用传输线设计方法确保信号完整性。特殊情况下，低频信号在长走线时也可能需考虑高速效应。
2026-01-19 08:30:00
967
原创 电路串扰解析与优化技巧
串扰是指信号线间因能量耦合产生的干扰现象，分为前向和后向两种类型。前向串扰随耦合长度和电压变化率累积，后向串扰则取决于干扰信号幅值。IEEE802.3KR标准通过插入损耗串扰比(ICR)量化信号可用性。为减少串扰，建议采取增加走线间距、优化布线设计、采用差分信号等措施，并遵循2W规则和3H原则。S21参数图可用于验证设计是否符合规范要求。
2026-01-14 08:30:00
1303
原创 PCB铜箔选型指南：高频与汽车电子应用解析
PCB铜箔表面粗糙度是影响电气与物理性能的关键参数。高频信号下，粗糙表面会因趋肤效应增加损耗，而适当粗糙度则能增强铜箔与基板的结合力。主流铜箔分为电解和压延两类，电解铜箔通过工艺演进（如HVLP）不断降低粗糙度。选型需根据应用场景：AI数据中心追求超低损耗（HVLP铜箔），汽车电子则侧重可靠性（厚铜箔或压延铜箔）。高频高速设计中，低粗糙度铜箔需搭配低损耗基材才能发挥最佳性能，这是当前PCB材料发展的核心趋势。
2026-01-12 08:30:00
129
原创 PCB传输线：微带线与带状线对比
理解并考虑传输线效应至关重要，这能防止诸如信号反射、串扰和电磁干扰等问题，所有这些都会降低信号质量并导致错误。传输线表现为一个由电阻、电感和电容组成的分布网络。PCB设计中最常见的两种传输线结构是微带线和带状线。
2026-01-04 08:30:00
880
原创 高速PCB材料：性能与选择关键
高速PCB设计需综合考虑材料的热性能和电性能。关键热参数包括玻璃转变温度(Tg)、分解温度(Td)、热导率(k)和热膨胀系数(CTE)；电性能则关注介电常数(Dk)和损耗角正切(Df)。材料选择需在信号损耗、制造性和成本间权衡，优先选用Dk稳定、Df低且铜面光滑的材料。随着频率升高，信号损耗增加，高性能材料虽成本较高但能提供更好的信号完整性。
2025-12-31 08:30:00
1387
原创 原创技术文章年鉴（作者 | 一只豌豆象）2025.12
创作三年以来，本平台始终专注信号完整性与电磁兼容领域，分享实用设计经验与解决方案。内容涵盖阻抗匹配、布线设计、电磁干扰对策、滤波与屏蔽技术，以及建模仿真与测试验证等关键环节。每篇文章均致力于深度解析电子产品性能优化，为你提供真知灼见与实践指引。
2025-12-30 10:10:13
104
原创 原创技术文章合集（作者 | 一只豌豆象）2025.12
本平台始终专注信号完整性与电磁兼容领域，分享实用设计经验与解决方案。内容涵盖阻抗匹配、布线设计、电磁干扰对策、滤波与屏蔽技术，以及建模仿真与测试验证等关键环节。每篇文章均致力于深度解析电子产品性能优化，为你提供真知灼见与实践指引。
2025-12-30 08:30:00
1322
原创 片上终端技术：高速信号完整性的关键
片上终端（ODT）技术通过将终端电阻集成在芯片内部，有效匹配传输线阻抗，消除信号反射，保障高速数字信号的完整性。该技术可动态调节终端电阻值，适应不同工作模式，在DRAM等存储器应用中能显著优化信号质量，简化PCB设计。ODT通过抑制反射引起的波形失真和时序抖动，为高速数据通信提供更可靠的信号传输环境，是提升系统性能的关键技术之一。
2025-12-29 08:30:00
901
原创 DC-DC降压转换器PCB设计全解析
DC-DC降压转换器的PCB布局设计直接影响电源效率、电磁干扰、稳定性和热性能。关键设计因素包括：优化旁路电容布局以降低环路电感，合理规划大电流走线宽度，根据开关频率选择元件尺寸，控制热阻（RθJA）确保散热效率，以及精确布置反馈补偿网络。设计中需特别注意高di/dt路径的场效应管布线，采用紧凑布局减少寄生电感，并通过多层板结构和散热过孔优化热管理。无论是外置还是集成式场效应管设计，都需要平衡电气性能与散热需求，遵循IPC标准规范，才能实现高效可靠的电源转换方案。
2025-12-25 08:30:00
204
原创 揭秘MIPI D-PHY：移动设备的图像传输核心
MIPI D-PHY是移动设备内部图像数据传输的物理层标准，具有双模式工作（高速/低功耗）、源同步时钟和多通道架构等特点，支持4K/8K高带宽需求。广泛应用于智能手机、汽车电子（ADAS/车载显示）及无人机等新兴领域。测试验证需关注发射机、接收机和互连通道性能，设计时需注意短距离传输限制和信号完整性优化。
2025-12-22 08:30:00
900
原创 CST中波导端口的定义
CST软件中的波导端口是一种特殊边界条件，用于激励结构和计算网络参数。其原理是通过求解端口面内所有可能的电磁场传播模式，实现高精度能量激励与吸收。主要功能包括精确计算S参数、模式分析与控制、宽带仿真和参考平面去嵌。关键设置涉及端口尺寸（需完全覆盖传输线截面）、对齐要求（必须与坐标轴平行/垂直）和模式数量选择。该端口特别适用于标准波导、同轴线和平面传输线结构，相比离散端口具有更高精度但灵活性较低。正确设置端口尺寸和模式数量是保证仿真精度的关键。
2025-12-15 08:30:00
165
原创 SerDes学习笔记：DFE均衡架构示例（USB3.1、PCIe3.0\4.0）
本文探讨了DFE均衡器架构在不同数据接口中的应用特性。研究表明，抽头数量随数据速率提升而增加，1-16抽头架构较为常见。通过PCIeGen3/4实例分析，对比了单抽头、双抽头和15抽头DFE的性能差异，证明多抽头结构能通过精细调节有效提升噪声容限和降低误码率。文章详细阐述了DFE工作原理，包括其通过反馈信号对输入信号的补偿机制，以及不同抽头对消除码间干扰的作用。实验采用8Gbps速率(125ps/UI)进行波形仿真，直观展示了均衡处理前后的信号变化，为理解信道均衡技术提供了重要参考。
2025-12-08 08:30:00
248
原创 SerDes学习笔记：接收机CTLE均衡架构示例（USB3.1、PCIe3.0\4.0\5.0）
本文分析了USB3.1和PCIe标准中连续时间线性均衡器(CTLE)的设计演进。USB3.1Gen1采用一阶CTLE，其传递函数在长信道下具有有源滤波器特性；Gen2版本延续类似架构，通过Adc参数调节零点频率。PCIeGen3/4保持一阶结构但调整极点位置，Gen5升级为二阶传递函数，扩展Adc调节范围至-5dB~-15dB。研究表明，CTLE能有效改善信号完整性，通过参数优化可平衡信号衰减与码间干扰抑制。
2025-12-02 08:30:00
200
原创 SerDes学习笔记：发射机均衡架构示例（USB3.1、PCIe3.0）
本文分析了不同速率下串行接口的发送端均衡架构设计。低速链路（如PCIe Gen1/2、USB3.1 Gen1）采用2抽头FIR滤波器，而高速链路（如PCIe Gen3/4/5、USB3.1 Gen2）使用3抽头FIR架构，引入预冲和去加重概念来补偿ISI。通过对比均衡前后脉冲响应和眼图，验证了均衡技术能有效改善信号质量。文章详细阐述了均衡参数定义、抽头系数计算方法及规范要求，并提供了USB3.1 Gen2在不同信道损耗下的均衡效果实测数据。
2025-11-26 08:30:00
158
原创 信号与电源仿真：分而治之的高效策略
针对PCB设计中信号线与电源平面联合仿真问题，专业分析表明：直接采用三维全波电磁仿真提取S参数会导致严重的效率与精度失衡。主要矛盾包括：1）网格划分矛盾，窄信号线需密集网格而宽电源平面不需要；2）端口激励模式复杂化；3）高频信号与中低频电源特性难以兼顾。业界推荐采用分离提取+系统联仿策略：2.5D工具处理电源平面，3D全波仿真信号线，再通过电路仿真器联合分析。该方法虽存在局部耦合效应丢失、建模复杂度增加等局限，但在工程效率与精度间实现了最佳平衡，成为行业标准实践。
2025-11-21 08:30:00
142
安全与电磁兼容：精选文章引用格式汇总
2024-11-14
Snubber Circuit for Buck Converter IC
2024-09-30
Power Tips: Calculate an R-C Snubber in Seven Steps
2024-09-30
The Design of a Scalable 2000 Amp Core Power Rail
2024-03-30
分享一篇ADI官网上关于铁氧体磁珠应用的技术文章，系统分析了磁珠谐振的产生与阻尼设计优化，非常实用，值得学习！
2023-08-24
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人