【数字电路与逻辑设计】实验三 8 位寄存器 74374

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一、实验内容

根据 74374 的逻辑框图和真值表，用 VHDL 语言实现 74374 的功能。并使用波形图进行仿真。

二、设计过程

D 为寄存器的 8 位数据输入，Q 为寄存器的 8 位数据输出端，CLK 为时钟信号，OE 为控制信号。从功能表可以看出 OE 为低电平时，在时钟上升沿输入端信号从输出端输出，其它时刻输出保持；而 OE 为高电平时，输出一直保持为高阻。

三、源代码

（一）代码说明：

① clk：cp时钟脉冲信号，上升沿触发。

② OE：输入，控制信号。

③ D：输入，寄存器的 8 位数据输入。

④ Q：输出，寄存器的 8 位数据输出。

⑤ 设置一个内部