2在系统可编程技术应用

21秦统描述
本所自主开发的多轴运动控制卡采用的是主-从式PC-DSP系统。PC机的主要任务是提供良好的人机交互环
境;，而DSP(数字信号处理器）则作为茶统执行者，以高速康进行算法实现、位置调节和速度调节，然后经过16位的D/A行数据送给伺服控制单元。系統不但可以进行高速度吉精度控制，同时也是个DSP伺服系统的开发平台。PC运动控制卡采用美国德州公司DSP芯片TMS320F2O6个为 系统的核心，运动控制卡由ISP模块， DSP-PC通信双口RAM模块、光栅信号输入模块、数/模转换电路模块四部分組成《见图1）。其中，ISP模块中包括了可变地址的译码电路、输入输出缓中/锁存器电路．11位的自动加计数器电路、双端口RAM的控制电路以及PC机和DSP测验握手电路。本系统使用Lattice公司的ispLSl系列CPLD（复杂可编程逻辑器件）来买现这—部分数手电路和逻辑控制电路，如图2所示。
2.2双端口RAM访问控制的实现
对于本系统来说，pC机要发送控制指令和进行大量数据计算，数据交换立尺可能占用较小的机时和内存空
间：此外，PC机的系统总线与DSP之问还要进行大量可靠的数据传输，已们均过多地占用CPU时间，导致CPu效降率低。使用双端口RAM，交换信息双方CPU将其当作自己存储器的一部分，可保证高速可靠的数据通信。我们选用2K×8bitegIDT7132，完全能够满足本系统中数据交换的要求。对双端口RAM访问，
一般有三种方式，即映射内存方式、DMA方式和扩展/0方式。映射内存方式访问双端口RAM，不需要周转，访问速度快。买模式及保护模式下，能对确定内存空间进行访门，买现对RAM任意存储单元读写；但在32位的Windows98和WindawsNT操作系统下，不支持对确定内存空间的访问，要访问双端口RAM必须编写复东的件驱动程序，难度很大。DMA方式访问端口RAM，传送数据的速度灵活、扩展1/0方式访问双端口RAM，以按实现要求分配/0端口，实现对双端口RAM所有存储单元读写，这种方式软， 硬件设计都很简单。所以，扩展I0方式访问双端口RAM是最佳方案从技术上来说，PCI总线是最先进的，不仅速度快，而日支持即插即用等特性，但控制卡上双端口RAN芯片是8们的IDT7132，而PCI总线是32位。为了简化设计，对PC机一方，采用了16位SA总线，通过扩展V/0方式访问双端口RAM。实际占用了两个V/0端口地址，个作为计数器预置端口地址，
个作为双端口RAM读/写端口地址。PC机在读/亏存储器之前，首先要通过预置数端口，用输出指令将要访问RAM存储器的起始地址置入11位可 预置加计数器中；以后每访问一次读/亏端口，执行一次读/亏操作，计数器中的地址就自动加1，计数器输出指向RAM的下一个存储单元。这样，简单地执行VO指令，就可以传送 批数据。而下位的微处理器（DSP）采用的是存储器访问方式，它将1DT7132的2k空间映射自己的外存储器中，实现对双端回RAM的任意存储单元的访问。在PC机和DSP对端區RAM访问时
，只要不是向时访问同一个存储单元，就允许两个端口对片内任何单元同时进行独立的读/号操作，而昌互不干扰。但两个端口访问同一存储单元，会造成同时写或者一侧读-一侧写的访问冲突，因此应避免这一访问冲突发生。由于片内逻辑促裁可根据两偶片选或地址信号同时到达的差别 （小到5ns)，对后到达一侧进行封锁，并同时输出一个BUSY(约25ns）的低电平脉冲信号，利用这一信号，便可解决访问冲突问题。
—般来说，标准的ISA总线周期为3个时钟周期，若板ISA总线时钟为8MHz，则一个时钟周期为125ns；若总线时钟为6MHZ，则一个时钟周期为167ns，相应的16位总线周期时间分别为375ns和501ns。所以对丁PC机来说，可以将BUSY信号接ISA总线V/OCHRDY信号线，总线周期中会自动插入一个等待周期（最多可达10个时钟周期）直至BUSY信号拉高；同样，对于DSP,，BUSY信号接DSP芯片的READY信号线，系统总线也会自动插入等待周期，从而避免了PC—DSP对双端口RAM的共享冲突。无论是PC机还是DSP，传送数据后都需要通知对方及时提取数据，以免后面数据对前面数据覆盖，这就需要协调PC—DSP间的数据交换。通过中断控制器可实现数据交换过程中两个CPU之间相互中断。对于PC机写RAM操作完成之后，PC机通过端口1将中断控制器2（DSP中断控制器）置位，DSP响应中断后进入中断服务程序。在子程序中，DSP可以通过端口4将中断空制器2复位。同理，DSP也可向PC机发中断，PC机响应中断后进入断服务程序。