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RSS订阅原创 文献阅读和学习汇总：Precision-Scalable Deep Neural Network Accelerator（精度可扩展神经网络加速器）
Precision-Scalable Deep Neural Network Accelerator文献阅读总结
2024-04-08 17:10:43
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原创 多bit信号跨时钟域（CDC）处理方法
如果简单将多bit信号拆分成好几个单bit信号，分别采用寄存器来进行传输，那么由于每个寄存器的位置不同，布局布线会导致每个数据到达下一级寄存器的延时不同，可能会采样的中间变化的任何值。
2024-03-15 10:35:48
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原创 文献阅读和学习汇总：Bit Fution，bit-flexible accelerator(多位宽混合精度神经网络加速器)
学习这方便知识主要是因为和我大论文的方向相关，怕今天看过之后下周就忘了，而且csdn关于这方面的资料好像不是很多，所以特地整理记录一下。
2024-03-12 10:36:29
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原创 单bit信号跨时钟域（CDC）处理方法
我当时做的模块中，需要根据信号finish_write_flag、finish_read_flag来转换当前状态，finish_write_flag、finish_read_flag都为高电平有效脉冲，但是转换状态的两个信号所处在不同的时钟域，一个快一个慢，如果正常书写代码，那么当转换状态时钟为快时钟域的时钟时，可能重复采样到慢时钟域的信号；按照自己的理解思路来说，这样解决方法有两个，1、使用快时钟域时钟作为状态转换时钟，缩短慢时钟域的信号为高电平的时间。最后总结一下跨时钟域单bit数据的处理方法。
2024-03-01 15:32:56
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原创 verilog不同仿真软件结果不同（tb书写规范）
在initial内部使用的全都是阻塞赋值，开始时候我认为这样的赋值方式并不会对信号有什么影响，但是当我把阻塞赋值全都改成非阻塞之后，在vcs中的结果和modelsim便完全一致了，都是在下一个时钟上升沿出现信号变化，和预期结果一致。我上网查到的结果是说modelsim的库会自动把tb里的所有阻塞赋值识别为非阻塞赋值，它对这方面的判定并没有那么严格，经过测试，vivado也是这样，而vcs显然就不行，因此书写的时候应该按照都是非阻塞赋值的写法，这样比较严谨。记录一下仿真遇到的问题。
2024-02-28 09:31:25
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空空如也
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