verilog不同仿真软件结果不同（tb书写规范）

         记录一下仿真遇到的问题       

        最近写代码时候有接触到四个不同的仿真软件，分别为questasim，modelsim，vivado，vcs，在使用同一个tb进行仿真的时候，出现波形不同的情况。

        例如设置信号clkram_cnt_q在valid_i上升沿的时候加一，在questasim中，实际波形是在下一个时钟周期加一，而vcs却在valid_i出现跳变的那个时钟周期就加一了，导致最终波形的结果不同。

        在确定代码没有问题的情况下，其实期望出现的效果是在下一个时钟周期才会出现变换，那为什么为什么vcs会提早一个时钟周期出现呢。

        最后经过排查问题是出现在tb上面的，下面是我第一次写的tb，也就是出现问题的tb的部分代码。在initial内部使用的全都是阻塞赋值，开始时候我认为这样的赋值方式并不会对信号有什么影响，但是当我把阻塞赋值全都改成非阻塞之后，在vcs中的结果和questasim便完全一致了，都是在下一个时钟上升沿出现信号变化，和预期结果一致。

        我上网查到的结果是说modelsim，questasim的库会自动把tb里的所有阻塞赋值识别为非阻塞赋值，它对这方面的判定并没有那么严格，经过测试，vivado也是这样，而vcs显然就不行，因此书写的时候应该按照都是非阻塞赋值的写法，这样比较严谨。

        还有值得一提的是另一个书写规范。

        之前在写tb的时候会用#()的形式给信号赋值，后来经过师兄指导全部改成了@(posedge clk)的写法。理由是使用第一种写法相当于在时钟的边沿就给激励，不同的仿真器也会仿真出不同的结果（我记得这样在modelsim和questasim中就会出现不同结果）。

        而第二种写法意思是等时钟的边沿到来之后再给激励，这样就不会出现仿真结果不同的情况。

        总而言之，如果遇到不同编译器编译结果不同的问题，多看看自己的tb吧，绝大部分都是这个地方出现的问题。