《电子技术基础（数字部分）》第 3 章逻辑门电路

CMOS逻辑门电路是目前使用最广泛，占主导地位的集成电路。与TTL逻辑门相比，早期的CMOS电路速度慢、功耗低。后来随着制造工艺的不断改进，CMOS电路的集成度、工作速度、功耗和抗干扰能力远优于TTL。因此，几乎所有的CPU、存储器、PLD器件、专用集成电路(ASIC)都采用CMOS工艺制造，且费用较低。因此，出现种类繁多的CMOS逻辑系列。

早期生产的CMOS门电路为4000系列，其工作速度较慢，与TTL不兼容，但功耗低、工作电压范围宽、抗干扰能力强。随后出现了高速CMOS器件 HC/HCT ( high-speed CMOS/high-speed CMOS&TTL compatible)系列。与4000系列相比，其工作速度快、带负载能力强。

HCT系列与TTL 兼容，可与TTL器件互换使用。另一种 CMOS系列是AHC/AHCT( advanced high-speed CMOS/ advanced high-speed CMOS&TTL compatible)系列，其工作速度达到HC/HCT系列两倍之多。

后来，随着便携式设备(如笔记本电脑、数码相机、手机等)的发展，要求使用体积小，重量轻，功耗低的半导体器件，因此先后推出了低电压CMOS器件LVC( low-voltage CMOS)系列，速度和性能比LVC更好的ALVC ( advanced low - voltage CMOS）系列，超低电压AUC( advanced ultra - low - voltage CMOS )系列，以及低功耗AUP ( advanced ultra -- low - powerCMOS)系列，并且半导体制造工艺的进步使它们的成本更低、速度更快。不同的CMOS系列器件对电源电压要求不一样，表3.1.1列出几种CMOS集成电路的电源电压范围、典型值和速度特点。

中小规模集成电路芯片的名称以54或74开始，后加不同系列缩写字母及数字表示，如54/74HC00.中间字母表示不同系列，如 HC系列。最后的数字表示不同逻辑功能芯片的编号，如00表示4个2输入与非门,即一个芯片中封装了4个与非门，如图3.1.1所示。图3.1.1( a)所示为双列直插( dual in -line package, DIP )封装的芯片，图3.1.1 ( b)所示为74HCO0引脚排列图。54和74系列的区别是54系列适用的温度范围更宽，测试和筛选标准事严格。

CMOS是数字逻辑电路的主流工艺技术，但CMOS技术却不适合用在射频电路中。因此BiMOS成为射频系统中用得最多的工艺技术。BiCMOS集成电路是将BJT的高速性和高驱动能力，以及CMOS的高密度、低功耗和低成本等优点结合起来，在高速、大电流驱动场合，例如大规模集成电路的接口，可以采用BiCMOS缓冲器、驱动器、锁存器或触发器等驱动。性能优于硅的新型材料SiGe大多数都是BiMOS工艺，主要用于通信领域射频前端，如手机、蓝牙技术、高速光通信等设备，而且 BiMOS技术既可用于数字集成电路，也可用于模拟集成电路。

TTL是应用最早、技术比较成熟的集成电路，曾被广泛使用。大规模集成电路的发展，要求每个逻辑单元电路的结构简单，并且功耗低。TTL电路不满足这个条件，因此逐渐被CMOS电路所取代，退出其主导地位。

对于TTL门电路，最早是74系列。后来随着集成电路的发展，工作速度和功耗逐步改善，先后推出74S、74LS、74AS和74ALS等系列。由于TTL技术在整个数字集成电路设计领域中的历史地位和影响，目前主要应用于教育或是简单的中小规模数字电路。

3.1.2 开关电路

在二值数字逻辑中，逻辑变量的取值不是0就是1。在数字电路中，与其对应的是电子器件的“闭合”和“断开”两种状态。

图3.1.2所示为开关电路示意图。

当开关S断开时，输出电压v0=Vcc，输出逻辑1，如图3.1.2( a)所示。

当开关S接通时，输出电压v0=0，输出逻辑0，如图3.1.2( b)所示。

早期的开关由继电器构成，后来使用BJT或MOS管作为开关。BJT或MOS管相当于一个受控开关，当其工作在截止状态时，相当于开关断开，输出高电平；当其工作在饱和导通状态时，相当于开关闭合，输出低电平。

3.2 基本CMOS逻辑门电路

3.2.1 MOS 管及其开关特性

（1）N沟道增强型MOS管的结构 & 工作原理

衬底、栅极（G）、源极（S）、漏极（D）

（2）N沟道增强型MOS管的输出特性 & 转移特性

输出特性曲线：iD-vDS

转移特性曲线：iD-vGS

（3）其他类型的MOS管

① P沟道增强型MOS管

② N沟道耗尽型MOS管

③ P沟道耗尽型MOS管

（4）MOS管开关电路

用增强型NMOS管替代图3.1.2所示的开关S构成的电路如图3.2.9所示。MOS管的作用对应于有触点开关S的“断开”和“闭合”，但在速度和可靠性方面比机械开关优越得多。

由此可见，MOS管相当于一个由vGS控制的无触点开关——当输入为低电平时，MOS管截止，其等效电阻约为1MΩ以上，相当于开关“断开”，输出为高电平，其等效电路如图3.2.10( a)所示；当输入为高电平时，MOS管工作在可变电阻区，MOS管导通时等效电阻Ron约在1 kΩ以内。不同CMOS集成系列的 MOS管导通电阻不同，有的可以达到10Ω，甚至更低。

（5）MOS管开关电路的动态特性

在图3.2.9所示MOS管开关电路的输入端，加一个理想的脉冲波形，如图3.2.11( a )所示。由于MOS管中栅极与衬底间电容Cgb、漏极与衬底间电容Cdb、栅极与漏极电容Cgd以及导通电阻等的存在，使其在导通和闭合两种状态之间转换时，不可避免地受到电容充放电过程的影响。输出电压Vo的波形已不是与输入一样的理想脉冲，如图3.2.11(b)所示。上升沿和下降沿的变化都变得缓慢了，而且输出Vo的变化滞后于输入Vi的变化，tpHL为输出Vo由高电平跳变为低电平的传输延迟时间，tpLH为输出Vo由低电平跳变为高电平的传输延迟时间。

图3.2.9所示电路中R的作用是：当输入为高电平时，流过导通NMOS管的电流很大，R起限流作用(通常为千欧级)，但此时其上消耗的功率也很大。为了克服这个缺点，用另个PMOS管替代电阻R，就构成了CMOS反相器。

3.2.2 CMOS反相器

由N沟道和P沟道增强型MOS 管组成的电路称为互补MOS或CMOS电路。CMOS反相器是构成CMOS逻辑电路的基本单元电路之一，另一个基本单元电路——传输门将在3.2.4节介绍。

CMOS反相器电路如图3.2.12所示，由两只增强型 MOS管组成，其中TN为 NMOS管，TP为 PMOS管。两只MOS管的栅极连在一起作为输入端；它们的漏极连在一起作为输出端。

按照图中标明的电压与电流方向，Vi=VGSN，Vo=VDSN，并设iDN =iDP= iD。NMOS 管和PMOS管的阈值电压分别用VTN和VTP表示。为了让电路正常工作，要求电源电压VDD大于两MOS管阈值电压的绝对值之和，即VDD > (|VTN+VTP|)。

（1）工作原理

考虑两种极限情况：当Vi处于逻辑0时，相应的电压近似为0 V；而当Vi处于逻辑1时，相应的电压近似为VDD。

当输入为高电平Vi=VDD时，根据图3.2.12所示电路图可知，VGSN=VDD>VTN，TN管导通，并且导通电阻很低，通常为十欧以下；而VSGP=O<|VTP|，Tp管截止，等效电阻很高，可达兆欧级以上。因此，反相器输出为低电平，输出电压Vo=VoL≈0，而通过两管的电流接近于零。电路的功耗极低。

当输入为低电平Vi=0，即VGS=0<VTN，TN管截止；而VSGP=VDD> |VTP|，Tp管导通。反相器输出为高电平，输出电压Vo=VoH ≈ VDD。

由此可知，当输入Vi=VDD时，输出Vo≈0；而输入Vi=0，输出Vo≈VDD。输出与输入之间为逻辑非的关系，也称非门为反相器( inverter)。CMOS反相器近似于一个理想的逻辑单元，其输出电压接近于零或VDD。

通过上述分析可以看出CMOS反相器具有以下几个重要特点：

① 当反相器处于稳定时，无论输入Vi是高电平还是低电平，TN和TP中总是一个处于导通，而另一个处于截止的状态。截止管的等效电阻很大，流过TN和TP的静态电流非常小。因此CMOS反相器的静态功耗非常低，几乎为0。这是CMOS电路最显著的优点。

② MOS管导通电阻很低，而截止电阻很高。当反相器输出端接电容性负载，其输出端由低电平变为高电平时，TP导通，电源通过其导通电阻给负载电容提供快速充电回路。反相器输出电平由高变低时，TN导通，负载电容通过其较小的导通电阻快速放点。与图3.2.9所示的电路相比，CMOS反相器的开关速度更快，且有更强的带负载能力。

③ MOS管栅极是绝缘的，IG≈0，反相器的输入电阻非常高。因此，理论上，反相器可以驱动任意数目的同类门而不会对输出电平造成影响。但是，负载门输入端具有栅极电容和杂散电容，负载门数目的增加将使反相器的负载电容增加，从而影响反相器的开关速度。

（2）电压传输特性和电流传输特性

CMOS 反相器的——

电压传输特性：指其输出电压Vo随输入电压Vi变化的关系曲线。

电流传输特性：指漏极电流iD随输入电压Vi变化的曲线。

如图所示：

根据TN和TP两管工作情况的不同，可将传输特性曲线分为五段。

在传输特性曲线的AB、EF段：根据前述CMOS反相器工作原理的两种极限情况分析可知，不论输出为高电平或低电平，总有一只MOS管工作在截止区，因此，流过两管的电流接近零值。

在BC、DE段：TN和Tp两管中，总有一个工作在恒流区，另一个工作在可变电阻区，此时两管中的电流比较大，传输特性变化比较快，两管在Vi=VDD/2处转换状态。因此，转换处的电压定义为CMOS反相器的阈值电压VTH =VDD/2。

在CD 段：由于TN和TP两管均工作在恒流区，此时Vi=VDD/2，电流i达到最大值

从B到E之间，即VTN<Vi<VDD-|VTp|时，TN和TP处于同时导通的过渡区域，传输特性变化急剧，产生一个较大的电流尖峰。因而导致有较大的功耗。使用的应避免使两管长时间工作在此区域，以防止功耗过大而损坏。

-------我的理解--------

N沟道——

iD：d—>s

P沟道——

iD：d—>s（实际s—>d）

CMOS反相器工作点曲线：

在NMOS输出特性曲线上的工作点：

Vi=0，Vi增大，Vgsn增大，NMOS逐渐开启，截压差（VGS-VTN）逐渐增大。

Vo=5，Vo减小，Vdsn减小，逐渐小于截压差。

在PMOS输出特性曲线上的工作点：

Vi=0，Vi增大，Vgsn增大，负得更小，越接近-VTN，截压差减小，PMOS逐渐关闭。

Vo=5，Vo减小，Vdsn减小，负得更大，逐渐远大于截压差。

（3）输入逻辑电平

由CMOS反相器传输特性曲线图可见，当输入电压从0V开始逐渐增加时，输出高电平维持一段时间没有改变。同样，当输入电压由VDD开始降低时，输出低电平也维持一段时间没有改变。因此，在反相器的输出逻辑状态没有发生明显改变时，输入高、低电平值允许有一个波动范围，如图3.2.14( a)所示。对于不同系列的集成电路，输入高、低电平所对应的电压范围也不同。因此，各种集成门电路都规定了
以74LVC系列CMOS逻辑电路为例，在3.3V工作电源条件下,，VlL(max)= 0.8 V,，VIH(min)=2.0 V，即Vi在0~0.8V范围内，Vo为高电平；Vi在2.0~3.3V范围内，Vo为低电平。

（4）输出逻辑电平

对于图3.2.12所示的CMOS反相器，输出高、低电平值也允许有一个波动范围，如图3.2.14(b)所示。

当输入为高电平时，则VGSN=VI=VIH，TN管导通，TP管截止，输出为低电平，即Vo=VoL。等效电路如图3.2.15(a)所示。

图中RL为CMOS反相器所带负载的等效电阻。

此时负载电流IOL从负载流向TN管，称为灌电流。

当Vi足够大时，TN管工作在可变电阻区(VDS<Vgs-VT)，参见图3.2.4( a)。此时TN管的导通电阻Ron(N)与Vgsn的关系可由式(3.2.1)确定。

需要特别注意，由于VoL =Ron(N)*IoL，所以Vo的值与TN管导通电阻Ron(N)和负载电流IoL两个因素有关。若Ron(N)不变，VoL随着IoL增加(由RL引起)而升高。若IoL不变，由式(3.2.1)可知，当Vi的高电平值越低，Vgs越小，则Ron(N)越大，导致VoL也越高。因此，集成电路数据手册给出了在不同IoL条件下，输出低电平的值VoL。由于器件参数的分散性，即使在相同条件下，多个同型号器件的输出低电平的值也略有区别，但它们的VoL值不超过VoLmin)

同理，当输入为低电平时……

此时负载电流IOH从Tp管流向负载，称为拉电流。

VoH的值与Tp管导通电阻Ron(p)和负载电流IoH两个因素有关……

（5）工作速度

CMOS电路用于驱动其他MOS器件时，其负载的阻抗是电容性的，如图3.2.16(a)所示。当Vi=0,时，TN截止，Tp导通，由VDD通过TP向负载电容CL充电，如图3.2.16(b)所示。此时|Vgsp|=VDD，根据式(3.2.1)可知，|Vgsp|达到最大值使Tp的导通电阻变小，致使充电回路的时间常数较小。类似地，当Vi=VDD时，TN导通，Tp截止，电容CL的放电回路如图3.2.16(c)所示。由于电路具有互补对称的性质，TN与TP的导通电阻相等，因此，传输延迟时间tpLH和tpHL是基本相等的。

3.2.3 CMOS与非门、或非门

在CMOS系列基本逻辑门电路：非门(反相器)、与门、或门、与非门、或非门、异或门等电路。

下面重点介绍与非门和或非门。

（1）与非门电路

图3.2.17是2输入端CMOS与非门电路：

电路结构：其中包括两个串联的增强型 NMOS管和两个并联的增强型PMOS 管。每个输入端连到一个N沟道和一个P沟道 MOS 管的栅极。

电路输出与输入信号逻辑关系及各个MOS管的工作状态如表3.2.1所示。

电路原理：当输入端A、B有一个为低电平时，就会使与它相连的 NMOS 管截止,、PMOS管导通，输出为高电平；仅当A、B全为高电平时，才会使两个串联的NMOS管都导通，使两个并联的PMOS 管都截止，输出为低电平。

因此，这种电路具有与非的逻辑功能，即

结论：显然，n个输入端的与非门必须有n个NMOS管串联和n个PMOS管并联。

（2）或非门电路

图3.2.18是2输入端CMOS 或非门电路：

（我的想法：直接把与非CMOS的VDD和GND互换×××想当然了，VDD需要接到PMOS的s，GND需要接到NMOS的s）

电路结构：其中包括两个并联的增强型 NMOS管和两个串联的增强型PMOS管。

电路输出与输入信号逻辑关系及各个MOS管的工作状态如表3.2.2所示。

电路原理：当输入端A、B只要有一个为高电平时，就会使与它相连的 NMOS管导通，而PMOS管截止，输出为低电平；仅当A、B全为低电平时，两个并联 NMOS管都截止，两个串联的PMOS管都导通，输出为高电平。

因此，这种电路具有或非的逻辑功能，其逻辑表达式为

结论：n个输入端的或非门必须有n个 NMOS管并联和n个PMOS管串联。

从以上 CMOS 与非门和或非门电路可知，输入端的数目越多，则串联的MOS管也越多。若串联的MOS管全部导通时，其总的导通电阻会增加，以致影响输出电平，使与非门的低电平升高，使或非门的高电平降低。因此CMOS逻辑门电路的输入端不宜过多。.

（3）与或非门、同或门

与或非门电路原理：两个串联的NMOS——与，并联的NMOS——或，对称的PMOS——非。

电路实现异或逻辑功能。如果在异或门的后面增加一级反相器就构成异或非门，实现同或逻辑功能。

3.2.4 CMOS传输门

传输门( transmission gate , TG)的应用比较广泛:——

特点1：既可以传输数字信号，又传输模拟信号，因而又称为模拟开关。

特点2：完全对称，输出和输入可对调。

（1）传输门的结构及工作原理

CMOS传输门由一个Р沟道和一个N沟道增强型 MOS管并联而成，如图3.2.20(a)所示。图3.2.20(b)是它的逻辑付号。

TN和TP是结构完全对称的，所以栅极的引出端画在符号横线的中间。

（tips：制作工艺结构对称的MOS管的d和s可以对调，不用区分；若源极和栅极相连则不能对调；BJT管也不能对调——结构必不对称）

它们的漏极和源极可以互换，即传输门的输入和输出端可以互换使用，故为双向器件。

设它们的阈值电压VTN=|VTN| = VT，C和C~是一对互补的控制信号。

衬底电极与普通MOS管不同，连接原则：NMOS管的衬底连接到电路中的最低电位点；PMOS管的衬底连接到电路中最高电位点，这是为了使衬底与漏源极之间形成的PN结反向偏置，防止电流从漏极直接流入衬底。因此，将NMOS管的衬底连接到地电位，PMOS管的衬底接VDD电压。

传输门的工作情况如下：

★★★★★★★★★
① 当C端接0V，C~端接VDD时：输入信号Vi的取值在0~VDD范围内，TN和TP同时截止，输入和输出之间呈高阻态，传输门是断开的。

② 当C端接VDD，C~端接0V时：Vi在0V~(VDD-VT)的范围内，TN导通；Vi在VT~VDD的范围内，Tp将导通。由此可知，当Vi在0 V~VDD之间变化时，TN和TP至少有一个导通，使Vi与Vo之间的导通电阻很小，传输门导通。
★★★★★★★★★这就是传输门能传到模拟信号的原理

进一步分析还可看到，当输入电压变化时，会使两管的栅源电压Vgs均发生变化。而MOS管漏源间的等效电阻是Vgs的函数，如式(3.2.1)所示。因此，两管漏源间的等效电阻随输入电压的变化而变化。一管导通的程度越深，另一管的导通程度则相应地减小。也就是当一管的等效电阻减小，则另一管的等效电阻就增加。由于具有互补作用的两管并联在一起，使传输门导通电阻的变化相对各单管等效电阻的变化小得多，这是CMOS传输门的优点。

（2）模拟开关

当CMOS传输门用作模拟开关时，若输入信号的变化范围为-Vss到+VDD，则TN和TP的衬底分别接-Vss和+VDD。互补控制端C和C~的控制电压分别为+VDD个-Vss，传输门导通。C和C~的控制电压分别为-Vss和+VDD，传输门断开。

模拟开关的导通电阻与输出端的负载构成分压器，输出电压是两者对输入电压分压产生的。因此，导通电阻的稳定可以使输出电压随输入电压的变化呈线性关系。但模拟开关的导通电阻不是恒定的，因此，推出了多种改进的电路，其目的是为了使导通电阻尽可能小，并且在输入信号的变化范围内使导通电阻尽可能保持不变。

（3）传输门在数字电路中的应用

由CMOS传输门构成的异或门电路如图3.2.21所示。原理：……

由CMOS传输门构成的2选1数据选择器如图3.2.22所示。A、B为数据输入信号，C为选择控制信号。原理：……

3.3 CMOS逻辑门的其他输出结构及参数

实际CMOS逻辑门电路的输入和输出端都有保护电路和缓冲电路。另外，使用时如果需要将两个CMOS逻辑门的输出端连在一起，则需要选择漏极开路的逻辑门。如果希望对CMOS逻辑门电路的输出加以控制，则选择三态输出逻辑门电路。

3.3.1 CMOS逻辑门的保护和缓冲电路

实际的CMOS逻辑门通常有输入、输出保护电路和缓冲电路。主要原因是CMOS门电路的输入端是MOS管的栅极，在栅极与沟道之间是很薄的SiO2层，极易被击穿。而输入电阻高达10^12Ω以上，输入电容为几皮法。电路在使用前输入端是悬空的，只要外界有很小的静电源，都会在输入端积累电荷而将栅极击穿。其次，由3.2.3节可知，在CMOS与非门和或非门电路中，输入端的数目不同，则串联的MOS管数目也不同，若串联的MOS管全部导通，其总的导通电阻也不同，则输出电平也不同。另外，门电路所带负载门数目不同时，其输出特性也不相同。这些输入、输出特性的不同，会给电路设计工作带来麻烦。因此, CMOS门电路的每个输入和输出端都接一个反相器作为缓冲电路，使得逻辑门电路的输入或输出特性具有统一的参数，同时也为了提高输出端的驱动能力。

以74HC/HCT系列为例，其电路结构如图3.3.1所示。图中的基本逻辑功能电路可以是前面介绍的反相器、与非门、或非门或者它们的组合电路，这里只画了一个输入端，若是多输入端的门，每个输入端都有输入保护电路。

（1）输入保护电路

图3.3.2所示为输入保护电路及缓冲电路。图中Cn和Cp分别表示Tn和Tp的栅极等效电容，二极管D1和D2的正向导通压降为Vdf = 0.5~0.7 V。D2是分布式二极管结构，用虚线和两个二极管表示。这种分布式二极管结构可以通过较大的电流，使得输入引脚上的静电荷得以释放，从而保护了MOS管的栅极绝缘层。二极管的反向击穿电压约为30 V，小于栅极SiO2层的击穿电压。

输入电压在正常范围内(0≤Vi≤VDD)，保护电路不起作用。当Vi>( VDD+Vdf)或Vi<-Vdf时，二极管D1或D2首先导通，MOS管的栅极电位被限制在-Vdf到(VDD+Vdf)之间，使栅极的 SiO2层不会被击穿。如果输入电平发生突变时的过冲电压很大或持续时间较长，可能使流过D1或D2的电流过大而损坏二极管，进而使MOS管栅极被击穿。

另外，电阻Rs和MOS管的栅极电容组成积分网络，使输入信号的过冲电压延迟一段时间才作用到栅极上，而且幅度有所衰减。为减小这种延迟对电路动态性能的影响，Rs值不宜过大，通常Rs为2 kΩ左右。

逻辑门电路输出端也接入静电保护二极管，确保输出不超出正常的工作范围。

（2）反相缓冲电路

图3.3.3所示为带缓冲级的 CMOS与非门电路的逻辑符号。

由于输入、输出端加了反相器作为缓冲电路，所以电路输出与输入的逻辑关系也发生了变化。图中的基本逻辑电路是或非门，增加了缓冲器后的逻辑关系为与非功能。

3.3.2 CMOS漏极开路门和三态输出门电路

前面讨论了具有输入、输出缓冲电路的CMOS电路。如果从输出端看，还有另外两种输出结构的CMOS门电路——漏极开路门( open drain, OD)、三态输出门( tristate logic ,TSL)。

（1）CMOS漏极开路门

① 漏极开路门的结构及工作原理

通常CMOS门电路都有反相器作输出缓冲电路。而在工程实践中，有时为了方便，将两个门的输出端并联以实现与逻辑功能(称为线与)。

现在来考察这种情况，如果将两个CMOS与非门G1和G2的输出端连接在一起，如图3.3.4所示，并设G1的输出处于高电平，TN1截止，Tp1导通；而G2的输出为低电平，TN2导通，Tp2截止。这样，从G1的Tp1到G2的TN2将形成一低阻通路，从而产生很大的电流，有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。因此，普通门电路的输出端是禁止线与的。

这一问题可以采用OD门来解决。另外，OD门也可以驱动大电流负载，或者实现逻辑电平变换。

漏极开路是指CMOS 门电路的输出电路只有NMOS管，并且它的漏极是开路的。

漏极开路的与非门电路及逻辑符号如图3.3.5( a)和 3.3.5(b)所示，其中图标“◇”表示漏极开路之意。

使用OD门时必须在漏极和电源VDD之间，外接一个上拉电阻Rp。图3.3.6所示为两个OD 与非门实现线与。将两个门电路输出端接在一起，通过上拉电阻接电源。由图3.3.6( a)可见，当两个与非门的输出全为1时，输出为1；只要其中一个为0时，输出为0。所以该电路的输出符合与逻辑功能。图3.3.6(b)所示为两个OD与非门线与的逻辑图。

② 上拉电阻对OD门动态性能的影响

当其他门电路作为OD门的负载时，OD门称为驱动门，其后所接的门电路称为负载门。

由于驱动门的输出电容、负载门的输入电容以及接线电容的存在，上拉电阻Rp的大小必将影响OD门的开关速度，Rs的值越小,负载电容的充电时间常数也越小，因而开关速度越快。但上拉电阻不能任意地减小，它必须保证OD门输出端的电流不能超过允许的最大值IoL(max)。

对于74HC/HCT系列CMOS门电路，IoL(max) = 4 mA，因此Rp必须大于VDD/IOL( max) = 5 V/4 mA = 1.25 kΩ。与普通CMOS电路相比，Rp的值比PMOS管导通电阻大，因而，OD门从低电平到高电平的转换速度比普通CMOS门慢。

图3.3.7所示为OD门驱动其他门电路，由于负载门的输入电容以及接线电容的存在，用等效电容CL做负载分析电路的工作情况，取上拉电阻Rp为1.5 kΩ。由于输出状态发生变化时，电容的充、放电作用会对输出波形产生影响，所以主要考虑负载电容CL，并假设CL为100 pF，下面分两种情况进行讨论。

当OD门输出由高电平变为低电平时，其等效电路如图3.3.7( b)所示，如果NMOS 管导通时的等效电阻Ron(N)为100 Ω，因此充了电的电容主要通过NMOS管放电，放电时间常数τHL= 100 Ω×100 pF= 10 ns。.

当输出由低电平跳变为高电平时，其等效电路如图3.3.7(c)所示，此时电源通过Rp向CL充电，充电时间常数τLH = 1.5kΩ×100 pF = 150 ns，导致输出波形的上升沿时间很长。因此，当工作速度较快时，应尽量避免用OD门驱动大的电容性负载。

③ 上拉电阻的计算

选择上拉电阻Rp的值时要考虑多种因素。一方面，从上面分析可知，如果负载具有电容性，Rp的值越小，电容的充电时间常数也越小，因而开关速度越快，但功耗也越大。另一方面，多个OD门的输出端线与在一起，当只有一个门导通，输出为低电平，其他门均截止时，负载电流将全部流向导通的OD门，这是一种最不利的情况，此时上拉电阻Rp具有限制电流的作用，其取值不能太小。应保证IoL不超过额定值ⅠoL( max) 。

下面分两种情况计算Rp的最小值Rp( min)及最大值Rp(max)

（Ⅰ）当输出为低电平，并联的OD 门中只有一个导通。

由图3.3.8( a)可见，为保证导通OD门的输出电流IoL ≤ IoL(max)，对于所有截止的OD门，忽略流过截止NMOS管的漏电流Ioz。于是,IoL=Irp+IIL(total)≤loL(max)，并且VoL= VoL(max)。求得Rp上的压降为VDD-VoL(max)，则流过Rp的电流为(VDD-VoL(max))/Rp=IoL(max)-IIL(total)。此时Rp应满足方程

因此Rp的最小值Rp(min)可按下式来确定:

式中，VDD为直流电源电压；VoL(max)为驱动门VoL最大值；IoL(max)为驱动门IoL最大值；lIL(total)为CMOS负载门低电平输入电流总和，IIL(total)= nIIL，n为并联的输入端数目。

（Ⅱ）当所有OD门输出均为高电平。

由图3.3.8(b)可见，为使得输出高电平不低于规定的VoH的最小值，即VoH ≥VoH(min)，则Rp的选择不能过大。流过Rp的电流IRp=(VDD-VOH)/Rp，应满足IRP=Ioz(toal)+IIH(total)。则VoH=VDD-Rp(Ioz(total)+IIH(total))≥VoH(min)。

因此，Rp的最大值Rp(max)可按下式来确定：

式中，VoH(min)为驱动门VoH最小值；Ioz(total)为全部驱动门输出高电平时的漏电流总和；IIH( total)为CMOS负载门高电平输入电流IIH总和。IIH total) =nlIH，n为负载门并联的输入端数目。

实际上，Rp的值选在Rp(min)和Rp(max) 之间，若要求电路速度快，选用Rp的值接近Rp(min)的标准值。若要求电路功耗小，选用R的值接近Rp(max)的标准值。

式(3.3.1)和式(3.3.2)中已考虑电流的方向，因此，所有电流参数均取正值。

除了可以实现线与的逻辑功能外，OD门也用来驱动发光二极管。发光二极管发光时需要的电流较大。图3.3.9( a)所示为用74HC05中的1个漏极开路反相器驱动发光二极管。.发光二极管发光时要求有几毫安的电流通过，74HC/HCT 系列CMOS门电路的最大灌电流或拉电流为4 mA。当输入为高电平时，输出为低电平，此时发光二极管发光，否则输出为高电平时二极管熄灭。若驱动指示灯(12 V，20 mA)，74HC/HCT 系列门电路不能满足要求，可以选用74AC05或74ACT05，其灌电流为24 mA。

OD门电路的另一个功能是实现逻辑电平变换，例如，可将3.3V高电平转换为5V高电平，如图3.3.9(b)所示。

（2）三态输出门电路

利用OD门虽然可以实现线与的功能，但外接电阻Rp的选择要受到一定的限制，因此影响了工作速度。同时它省去了PMOS有源负载，使得带负载能力下降。

为保持互补输出级的优点，又可以与总线连接，开发了一种三态输出门(简称三态门)电路，它的输出除了具有一般门电路的两种状态，即输出高﹑低电平外，还具有高输出阻抗的第三状态，称为高阻态，又称为禁止态。

图3.3.10(a)所示为高电平使能的三态输出缓冲器，其中A是输入端，L为输出端，EN(enable)是控制信号输入端，也称为使能端，图3.3.10(b)是它的逻辑符号。

当使能端EN=1时——

如果A=0，则B=1，C=1，使得TN导通，Tp截止，输出端L=0；

如果A=1，则B=0，C=0，使得TN截止，Tp导通，输出端L=1。

当使能端EN=0时——

不论A的取值为何，都使得B=1，C=0，则TN和Tp均截止，电路的输出端既不是低电平，又不是高电平，而是开路，这就是第三种高阻工作状态。

由以上分析可知——

当EN为有效的高电平时，电路处于正常逻辑工作状态，L=A。

而当EN为低电平时，电路处于高阻状态。高电平使能(简称高使能)的三态输出缓冲器的真值表如表3.3.1所示，其中×表示A可以是0或1。

在实际应用中，除上述介绍的高使能三态输出缓冲器外，还有其他不同形式的电路结构
(见习题3.3.7所示)。使能端可以是高电平或低电平有效，输出与输入可以是同相或反相，其目的都是为用户提供一个合适的动态特性。其他三态缓冲器或反相器的符号如图3.3.11所示，对于与非、或非等逻辑门也有三态输出结构。

（我的理解：

三态缓冲器：其他门电路的输出，经三态门缓冲后输出——取决于使能端

三态反相器：其他门电路的输出，经三态门反相后输出——取决于使能端

）

三态门的应用

三态输出门电路主要用于总线传输。

如计算机或微处理器系统，其连接形式如图3.3.12所示。为避免两个不同的信号在总线上引起冲突，任何时刻只有一个门电路的使能端EN为1，该门电路的信号被传到总线上，而其他三态输出电路处于高阻状态。这样就可以按一定顺序将各个门电路的输出信号分时送到总线上。

接到总线上的三态输出电路，在任何时刻只有一个使能端为有效信号，这就要求某个与总线进行数据传输的三态门必须关断以后，另一个三态门才允许与总线进行数据传输。即从高阻态到高电平(或低电平)输出的转换时间，略大于从高电平(或低电平)到高阻态的转换时间。这样，控制系统给出的使能信号，使前一个电路进入高阻状态以后，后一个电路的输出信号才送到总线上，以避免两个不同的信号在总线上引起冲突。

3.3.3 CMOS逻辑门电路的主要技术参数

逻辑门电路的制造商，通常会提供逻辑器件的数据手册。对于54或74系列的CMOS电路，只要型号最后的数字相同，它们的逻辑功能就一样，但是电气性能参数有所不同。

手册中一般都会给出：① 门电路的电压传输特性Vi一Vo；② 输入和输出的高、低电压；③ 噪声容限；④ 传输延迟时间；⑤ 功耗……

除传输特性外，其他各项技术参数分别介绍如下:

（1）输入和输出的高、低电平

前已讨论，数字电路中的高、低电压常用高、低电平来描述，并规定在正逻辑体制中，用
逻辑1和0分别表示高、低电平。

当逻辑电路的输入电压在一定范围内变化时，输出电压并不会改变，因此逻辑1或0对应一定的电压范围。不同系列的集成电路，输入和输出为逻辑1或0所对应的电压范围也不同。制造商的数据手册中一般都给出四种逻辑电平参数：输入低电平的上限值 VIL(max) 、输入高电平的下限值VIH(min)、输出低电平的上限值VoL(max)、输出高电平的下限值VoH (min)。

表3.3.2列出了几种CMOS系列非门在典型工作电压时的输入高、低电压值以及在规定输出电流Io条件下的输出电压值。

（2）噪声容限

噪声容限反映了门电路的抗干扰能力。二值数字逻辑电路的优点在于它的输入信号允许一定的容差。在数字系统中，各逻辑电路之间的连线可能会受到各种噪声的干扰，如信号传输引起的噪声，信号的高低电平转换引起的噪声，或者邻近开关信号所引起的随机脉冲的噪声。这些噪声会叠加在工作信号上，只要高电平信号叠加噪声后不低于输入高电平最小值或低电平信号叠加噪声后不高于输人低电平最大值，则输出逻辑状态不会受影响。

通常将这个最大噪声幅度称为噪声容限。电路的噪声容限越大，其抗干扰能力越强。

图3.3.13所示为噪声容限定义的示意图。

前一级驱动门电路的输出，就是后一级负载门电路的输入。则输入高电平的噪声容限：

VNH反映了驱动门输出高电平时，容许叠加在其上的负向噪声电压的最大值。

类似地，输入低电平的噪声容限：

VNL反映了驱动门输出低电平时，容许叠加在其上的正向噪声电压的最大值。

根据74HC系列CMOS集成电路在5V典型工作电压时的参数(Io=0.02 mA )，求得其输入高、低电平的噪声容限分别为:

（3）传输延迟时间

传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，输出波形相对于输入波形延迟了多长时间，其数值与电源电压VDD及负载电容的大小有天。

当非门电路的输入端加入一脉冲波形，其相应的输出波形如图3.3.14所示。通常输出波形下降沿、上升沿的中点与输入波形对应沿中点之间的时间间隔，分别用tpLH和 tpHL表示，由于CMOS门电路输出级的互补对称性，其 tpLH和 tpHL相等。

有时也采用平均传输延迟时间这一参数，即tpd=(tpLH +tpHL)/2。

图3.3.15所示为几种CMOS集成电路的传输延迟时间t与电源电压V.的关系曲线。对于同一系列，当电源电压增加时，传输延迟时间减少，可提高工作速度。由图可见，74AHC系列的速度达到74HC系列的两倍，而低电压74LVC、74ALVC和超低电压74AUC系列的电源电压更低，传输延迟时间更短，工作速度更快。

（4）功耗

功耗是门电路重要参数之一。功耗有静态和动态之分。

静态功耗：是指电路输出没有状态转换时的功耗。静态时, CMOS电路的电流非常小，使得静态功耗非常低，所以CMOS电路广泛应用于要求功耗较低或电池供电的设备，如便携计算机、手机和掌上电脑等。这些设备在没有输入信号时，功耗非常低。

动态功耗：CMOS电路在输出发生状态转换时的功耗称为动态功耗。它主要由两部分组成。一部分是电路输出状态转换瞬间MOS管的导通功耗。由图3.2.13所示的CMOS反相器电压和电流传输特性可知，当输出电压由高到低或由低到高变化过程中，在短时间内，NMOS和PMOS管均导通，从而导致有较大的电流从电源VDD经导通的NMOS管和PMOS管流入地。这部分功耗可由下式表示：

式中，f为输出信号的转换频率；VDD为供电电源；Cpd称为功耗电容( power dissipation capaci-tance)，它不是一个实际电容，而是用来计算输出端在高、低电平转换时，输出电流动态特性的等效参数，与电源电压和工作频率有关，可以在数据手册中查到。

动态功耗的另一部分是因为CMOS门的负载通常是电容性的，当输出由高电平到低电平，或者由低电平到高电平转换时，会对电容进行充、放电，这一过程将增加电路的损耗。这部分动态功耗为

式中，CL为负载电容。由此得到CMOS电路总的动态功耗为

从式(3.3.5)可见，CMOS 动态功耗正比于转换效率和电源电压的平方，当工作频率增加时，CMOS门的动态功耗会线性增加。

CMOS功耗主要取决于动态功耗。在设计CMOS电路时，为降低功耗，可选用低电源电压器件，如3.3 V的74LVC系列、1.8 V的74AUC系列或超低功耗74AUP系列。

（5）延时-功耗积

从上述对传输延迟时间和功耗的讨论可知，若增加电源电压，电路的工作速度变快，但功耗也随之增加。理想的数字电路或系统，既要速度高，又要功耗低。在工程实践中要实现这种理想情况是较难的。高速数字电路往往要以较大的功耗为代价。一种衡量这种性能的综合性指标称为延时-功耗积，用符号DP表示，单位为J(焦[耳])，即

一个逻辑门电路的DP值越小，表明它的特性越接近理想情况。

74AHC系列的性能优于74HC系列，而74LVC系列和74AUC系列比前两者性能更好。

（6）扇入、扇出数

门电路的扇入数：等于它的输入端的个数。
门电路的扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。

扇出数的计算则稍复杂些，要考虑两种情况，一种是拉电流负载，另一种是灌电流负载。

① 拉电流工作情况

图3.3.16(a)所示为拉电流负载的情况。当驱动门的输出端为高电平时，将有电流IoH从驱动门拉出而流入负载门，负载门的输入电流为IIH。当负载门的个数增加时，总的拉电流将增加，会引起输出高电平的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。这样，输出为高电平时的扇出数可表示为

② 灌电流工作情况

图3.3.16(b)所示为灌电流负载的情况。当驱动门的输出端为低电平时，电流IoL流入驱动门，它是负载门输入端电流IIL之和。当负载门的个数增加时，总的灌电流loL将增加，同时也将引起输出低电平VoL的升高。在保证不超过输出低电平的上限值时，驱动门所能驱动同类门的个数由下式决定：

这里考虑每个负载门只有一个输入端与驱动门相接,如果每个负载门有两个以上的输入端接入驱动门，对于CMOS负载门而言，扇出数实为输入端数目。

如果驱动门的负载大于其扇出能力，低电平输出的数值将高于VoL(max)；高电平输出的数值低于VoH(min)，电路不能正常工作。

一般逻辑器件的数据手册中，并不给出扇出数，而需计算或用实验的方法求得，并注意在设计时留有余地，以保证数字电路或系统能正常地运行。在实际的工程设计中，如果
NoL≠NoH，则取二者中的最小值。

为便于比较，表3.3.4给出了几种CMOS系列2输入与非门的输入和输出电压及电流参数的典型值。大多数CMOS器件有两类负载规格参数。一类对应于"CMOS负载，即输出端与其他CMOS门相连，此时输出端只有很小的电流，因此，高电平输出值接近VDD，而低电平输出值接近0V。另一类对应“TTL负载”，即输出端与TTL门或LED等负载相连，此时输出端有较大的电流。

例如，根据表3.3.4可知HC系列CMOS门电路参数：当高电平输出为4.9V时，输出电流LoH=-20uA；低电平输出0.1V时，IoL=20uA，输入电流IIH=1uA，IIL=-1uA。数值前的负号表示电流从器件流出，否则电流流入器件，计算时只取绝对值。所以根据式(3.3.6)和式(3.3.7)计算出NoH =NoL =20，即最多可接同类电路的输入端数为20个。

如果允许其高电平输出降至4.4 V，并且低电平为0.33 V，则IoH和IoL分别为-4mA和4mA，此时计算出的扇出数为4000，实际不可能达到这么大的数。

以上NoH和NoL 的计算公式没有考虑电容性负载。当CMOS门驱动同类门，并且输出状态产生由高到低或由低到高变化瞬间，由图 3.2.13 ( b)所示的CMOS反相器电流传输特性可知，负载门的电流很大，会对负载门输入端的杂散电容进行充放电，从而影响门电路开关速度。因此，工作频率增加时，应减少扇出数。

另外，不同门电路的参数可能与表3.3.4给出的典型值不同，因此当分析实际问题时，必须查阅制造商提供的数据表。

CMOS器件有许多不同系列产品，各系列产品的参数也有很多。对于设计者，比较重要的参数是速度和功耗。