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RSS订阅原创 【知识点】20230827
计算机组成与设计 - riscv计算机的性能取决于三个因素：指令数、时钟周期数、每条指令的时钟周期数CPI（Clock Per Instruction）。指令数取决于编译器和指令系统体系结构；处理器的实现方式决定时钟周期数和CPI。存储器访问指令用ALU进行地址计算，算术逻辑指令用ALU来执行运算，条件分支指令用ALU进行减法运算比较。单周期处理器：指令使用一个时钟周期，从一个时钟边沿开始执行，并在下一个时钟边沿完成执行。时钟同步方法规定了信号可以读出和写入的时间，用来确定数据相对于时钟何时稳定和
2023-08-27 10:15:56
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原创 【TREQRESP】BLOCK 实例化
对于输入的地址进行地址二次映射，输入地址的33位-32位保留不变，如果输入的地址大于映射地址1的基地址并且小于映射地址1的最大地址，将地址映射到对应映射地址1的范围中；如果输入的地址大于映射地址2的基地址并且小于映射地址2的最大地址，将地址映射到对应映射地址2的范围中，否则不进行地址映射。输入的数据按照从低到高每八位组成一个字节，第0-7组成第一字节，第8-15组成第二字节，以此类推，一共8个字节；从1-8字节位置反转进行字节序调换，低字节放在高字节的位置，第一字节放在第八字节的位子，依次类推。
2023-04-05 09:28:35
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原创 【TREQRESP】部分修改方案及进步学习
目前程序的处理方式是作为TARGET端接收到数据后，例如接收到NWrite、Swrite后把数据写入双口RAM中缓存，然后调用AXI总线DMA模块把数据直接搬移到内容中，并不形成中断，也没有给用户发消息，用户如果不读取数据的话则无法知道有这些数据帧发生。数据发送的地址（保留原地址，32bit），长度（8bit），，源ID（16bit，是Tuser数据的【31:16】），目的ID（咱们只保留5bit存储，是Tuser数据的【4:0】）类型（3bit）需要保留给用户的信息有：(总共的数据宽度64bit）
2023-03-31 11:29:45
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原创 【FPGA】基于Verlog的IIC协议2-IIC时序和控制器件写入
笔者学到IIC控制eeprom中，发现iic完成一次读必须写一次，根据提供eeprom的iic读写图判断需要满足特定的格式。
2023-03-30 14:19:40
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原创 【TREQRESP】学习和分析
原有的程序是一个SRIO接口控制模块。用于连接SRIO接口IP核其中Target端的TREQ和TResp两个端口。TReq是指Target端的请求端口；TResp是至Target端的Response响应端口。XILINX的SRIO IP核使用的数据帧结构：NWRITE（Normal WRITE 常规写模式） NWRITE_R（Normal WRITE Response,带响应的常规写模式） SWRITE（Stream WRITE，数据流写模式，连续写） NRead（常规读模式）
2023-03-28 17:13:52
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空空如也
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