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RSS订阅原创 【RISC-V N-Trace】告别“薛定谔的Bug”：用RISC-V N-Trace定格CPU的每一个瞬间》
你是否曾耗尽心力追踪一个只在特定条件下闪现的Bug，却因无法复现而徒劳无功？在传统的调试世界里，我们如同盲人摸象，通过设置断点来窥探程序的静止状态，却永远错过了执行过程中最关键的那些瞬间。对于复杂的实时系统、性能瓶颈分析，或是追求功能安全的场景，这种“管中窥豹”的方式已然力不从心。这正是RISC-V N-Trace 诞生的使命——它不再是简单的调试工具，而是为CPU配备的一台高保真、不间断运行的“飞机”，能够无损记录程序的完整执行流，让任何异常都无所遁形。
2025-10-28 20:01:33
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原创 【知识点】20230827
计算机组成与设计 - riscv计算机的性能取决于三个因素：指令数、时钟周期数、每条指令的时钟周期数CPI（Clock Per Instruction）。指令数取决于编译器和指令系统体系结构；处理器的实现方式决定时钟周期数和CPI。存储器访问指令用ALU进行地址计算，算术逻辑指令用ALU来执行运算，条件分支指令用ALU进行减法运算比较。单周期处理器：指令使用一个时钟周期，从一个时钟边沿开始执行，并在下一个时钟边沿完成执行。时钟同步方法规定了信号可以读出和写入的时间，用来确定数据相对于时钟何时稳定和
2023-08-27 10:15:56
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原创 【FPGA】基于Verlog的IIC协议2-IIC时序和控制器件写入
笔者学到IIC控制eeprom中，发现iic完成一次读必须写一次，根据提供eeprom的iic读写图判断需要满足特定的格式。
2023-03-30 14:19:40
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空空如也
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