FPGA
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哈利的技术House
这个作者很懒,什么都没留下…
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【TREQRESP】BLOCK 实例化
对于输入的地址进行地址二次映射,输入地址的33位-32位保留不变,如果输入的地址大于映射地址1的基地址并且小于映射地址1的最大地址,将地址映射到对应映射地址1的范围中;如果输入的地址大于映射地址2的基地址并且小于映射地址2的最大地址,将地址映射到对应映射地址2的范围中,否则不进行地址映射。输入的数据按照从低到高每八位组成一个字节,第0-7组成第一字节,第8-15组成第二字节,以此类推,一共8个字节;从1-8字节位置反转进行字节序调换,低字节放在高字节的位置,第一字节放在第八字节的位子,依次类推。原创 2023-04-05 09:28:35 · 88 阅读 · 0 评论 -
【TREQRESP】部分修改方案及进步学习
目前程序的处理方式是作为TARGET端接收到数据后,例如接收到NWrite、Swrite后把数据写入双口RAM中缓存,然后调用AXI总线DMA模块把数据直接搬移到内容中,并不形成中断,也没有给用户发消息,用户如果不读取数据的话则无法知道有这些数据帧发生。数据发送的地址(保留原地址,32bit),长度(8bit),,源ID(16bit,是Tuser数据的【31:16】),目的ID(咱们只保留5bit存储,是Tuser数据的【4:0】)类型(3bit)需要保留给用户的信息有:(总共的数据宽度64bit)原创 2023-03-31 11:29:45 · 86 阅读 · 0 评论 -
【FPGA】基于Verlog的IIC协议2-IIC时序和控制器件写入
笔者学到IIC控制eeprom中,发现iic完成一次读必须写一次,根据提供eeprom的iic读写图判断需要满足特定的格式。原创 2023-03-30 14:19:40 · 142 阅读 · 0 评论 -
【FPGA】基于Verlog的IIC协议1-IIC定义和代码
基于Verilog I2C 总线原创 2023-03-30 11:37:45 · 127 阅读 · 0 评论 -
【FPGA-Verilog】大小端序升降语法
Verilog建模中大小端序升降语法问题原创 2023-03-30 10:50:01 · 456 阅读 · 0 评论