【FPGA-Verilog】大小端序升降语法

大小端序升降语法

使用Verilog中有一个问题

sda_r<=wr_data[0+:8];

sda_r 是[7:0]还是0:7。
这个时候我们使用一个判断方法：

1.看变量定义

定义为大端序或者小端序，这里时大段序。

	input [WMEN_LENGTH*8-1'b1:0] wr_data,

2.看升序还是降序

升序 +: 降序 -:，这里是升序

sda_r<=wr_data[0+:8];

3.判断数据格式

大端序 升序 开始位放置在右侧，降序 开始位放置在左侧

ex. reg [15:0] big_vector;big_vector[0+:7] big_vector[7-:7]
结果为big_vector[7:0]

小段序 升序 开始位放置在左侧，降序 开始位放置在右侧

ex.reg [0:15] little_vector;little_vector[0+:7] little_vector[7-:7]
结果为little_vector[0:7]