VHDL四人抢答器

一 设计任务及要求：
（1）设计用于竞赛抢答的四人抢答器；
◇有多路抢答，抢答台数为4；
◇具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；
◇能显示超前抢答台号并显示犯规警报；
（2）系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声想起，直至该路按键松开，显示牌显示该路抢答台号；
（3）用VHDL语言设计符合上述功能要求的四人抢答器，并用层次化设计方法设计该电路；
二 采用自顶向下模式，总体布局直至分化模块，由模块组成整体。
2 模块功能分析
2.1编码器
编码器的作用是将开关信息转化为8421BCD码，以提供数字显示电路所需要的编码输入。
2.2 锁存器
当只要有一个且为任意一个选手抢答输入信号产生时，锁存器电路被触发，在输出端产生相应的开关电平信息，同时为避免之后的抢答开关按钮也按下产生错乱，最先产生的输出电平变化又反馈回来将锁存器器锁定住，并保持输出的电平信息。
2.3 译码器
译码器的作用是将编码器输出的8421BCD码转化为数码管需要的逻辑状态。
2.4号码和时间显示器
数码显示管有发光的共阴二极管（LED）数码管，喇叭为高电平触发。
2.5分频器
通过脉冲来进行计时，用来抢答倒计时。
2.6报警器
当有选手抢答成功时或倒计时到十秒后，喇叭鸣响。
三 总体电路RTL视图：
 
3,1各种模块的VHDL文本输入语言
1编码器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY  bm  IS 
PORT(a,b,c,d,:IN  STD_LOGIC;
     RST1 :IN  STD_LOGIC;
M: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END bm;
ARCHITECTURE one OF bm IS
   SIGNAL  M1: STD_LOGIC_VECTOR(1  TO  8);
  BEGIN
     M1<= a&b&c&d;
   PROCESS(M1,RST1)
      BEGIN