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RSS订阅原创 基于FPGA的通用电子密码锁VHDL代码Quartus仿真
电子密码锁要求(1)如果按下数字键，第-个数字会从显示器的最右端开始显示，此后每新按一个数字时，显示器上的数字必须左移一格，以便将新的数字显示出来。(2)假如要更改输入的数字，可以按倒退按键来清除前一个输入的数字，或者按清除键清除所有输入的数字，再重新输入四位数。(3)由于这里设计的是一个四位的电子密码锁，所以当输入的数字键超过四个时，电路不予理会，而且不再显示第四个以后的数字。
2024-03-04 16:27:37
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原创 基于FPGA的通用电子密码锁VHDL代码Quartus仿真
使用一片CPLD/FPGA设计实现一个具有较高安全性和较低成本的通用电子密码锁,其具体功能要求如下:←1)数码输入:每按下一个数字键,就输入一个数值,并在显示器上的最右方显示出该数值,同时将先前输入的数据依序左移一个数字位置。←(2)数码清除:按下此键可清除前面所有的输入值,清除成为“0000(3)密码更改:按下此键时会将目前的数字设定成新的密码。←(4)激活电锁:按下此键可将密码锁上锁。←(5)解除电锁:按下此键会检査输入的密码是否正确,密码正确即开锁。←
2024-03-04 16:17:58
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原创 基于FPGA的密码锁的设计VHDL代码Quartus仿真
实验目的1.熟练掌握VHDL语言和 QuartusⅡ软件的使用2.理解状态机的工作原理和设计方法实验原理本实验要求利用VHDL语言设计一个密码锁,利用状态机的工作原理和方法,实现上锁、解锁、报警等功能。采用自顶向下的设计方法,先确定系统顶层实体的功能设计,按功能划分为若干模块,然后对毎一个模块进一步细分,直至得到简单易实现
2024-03-04 16:07:18
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原创 基于FPGA的电子密码锁的设计VHDL代码Quartus仿真
设计任务： 1.密码输入：每按下一个数字键，就输入一个数值，并在显示器上显示该数值，同时将先前输入的数据依次左移一位； 2.密码清除：按下清除键可清除前面所有的输入值，清除结果为“0000”； 3.密码更改：按下更改键可将目前的数码设定为新的密码； 4.密码上锁：按下上锁键密码锁上锁； 5. 密码解除：按下解除键首先检查输入密码是否正确，密码正确就开锁。
2024-03-04 15:54:52
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原创 基于FPGA的4位十进制密码锁VHDL代码Quartus仿真
4位十进制密码锁1、可以输入0~9个数字2、密码为4位，输入错误可以删除3、密码正确led提示开锁，密码错误达3次报警4、可以通过按键修改密码
2024-03-04 15:45:09
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原创 基于FPGA的3位十进制密码锁VHDL代码Quartus DE2-115开发板
借助EDA工具和设计方法，学习硬件描述语言VHDL用编程的方法来设计电路，在QUARTUSⅡ软件环境中，基于EDA实验室的开发装置DE2-115，其FPGA芯片型号为EP4CE115F29C7，进行电路的测试和仿真分析。系统功能要求：采用3位十进制数字作为内置密码，修改密码必须重置逻辑；系统通电后必须关上密码锁门，如果输入密码正确，密码器将启动开启装置，用绿色LED灯表示；如果密码错误，则红色LED灯报警；如果按错号码，可在开锁前按启动键消除输入而重新输入密码；等事务处理完毕后，按上锁键使系统进入安锁等待状
2024-03-04 15:36:00
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原创 基于FPGA的数字密码锁设计Verilog代码Quartus EPM240-CPLD开发板
设计一个数字密码锁,用户可输入4位数密码(用4个按键分别代表4个不同的数字),连续输入3次不正确则报警。开锁密码预先设定。
2024-03-04 15:17:47
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原创 基于FPGA的密码锁设计Verilog代码Quartus仿真
密码锁设计1、输入十进制数字0~92、密码4位，密码内置3、输入的密码显示在数码管中4、通过数码管显示密码是否正确
2024-03-04 15:07:49
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原创 基于FPGA的6位的电子密码锁VHDL代码Quartus AX301开发板
6位的电子密码锁1.每按下一个数字键，就输入一个数字，2.并在显示器上显示该数值，同时将先前输入的数据左移。3.此外，包含密码清除（密码右移），4.密码更改（可以通过按键修改新密码），5.密码上锁和密码解除（按下解除首先检查密码是否正确，密码正确就开锁）功能。6.密码连续错误3次报警
2024-03-04 14:59:44
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原创 基于FPGA的4位循环移位相加乘法器Verilog代码Quartus仿真
名称：基于FPGA的4位循环移位相加乘法器Verilog代码Quartus仿真（文末获取）软件：Quartus语言：Verilog代码功能：4位循环移位相加乘法器1. 工程文件2. 程序文件3. 程序编译4. RTL图5. 仿真文件6. 仿真图转换为十进制显示，方便观察可以看到：6*8=485*7=354*14=567*9=632*10=20并且由于使用的是移位相加的乘法器，不是组合逻辑，所以输出结果相对于输入有一点延迟。部分代码展示://循环移位相加乘法器。
2024-03-04 10:58:32
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原创 基于FPGA的任意位宽乘法器VHDL代码Quartus仿真
代码功能：任意位宽乘法器设计一个任意位宽乘法器，通过可调参数N，可以配置为任意位宽，N可以自由修改可调参数N定义如下：N : INTEGER := 16--N位乘法器，N可以自由修改，默认为16位
2024-02-05 10:36:27
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原创 基于FPGA的8位booth乘法器Verilog代码Quartus仿真
代码功能：8位booth乘法器假设乘数和被乘数均为n位,那么Booth算法的具体执行过程以下六个步骤:(1)设置一个2n+1位的p空间,并将初始化为0;(2)将乘数填入p[n:1]中;(3)从p空间的最低位依次开始向左扫描,每次扫描两位,并判断所扫描的两位二进制数为何种情况;(4)判断p[2n]位,如果是逻辑0右移一位补0,如果是逻辑1就右移一位补1;(5)重复步骤(3) ,循环n次;(6)最终p空间的p[2n:
2024-02-05 10:12:38
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原创 基于FPGA的使用booth、移位、并行算法实现乘法器Verilog代码Quartus仿真
代码功能：使用booth、移位、并行算法实现乘法器1、使用三种方法设计8位乘法器2、使用booth算法实现3、使用移位相加算法实现4、使用并行相乘算法实现
2024-02-05 10:05:12
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原创 基于FPGA的MSK调制波形Verilog代码Quartus仿真
代码功能：基于FPGA的MSK调制波形1、输入调制原始数据，输出MSK调制波形2、包括差分编码模块，MSK调制模块，DDS模块，有符号乘法器模块等
2024-02-05 09:51:00
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原创 基于FPGA的串行输入串行输出的时分数据交换系统Verilog代码Quartus仿真
4. 计数满4次且en高电平时，将数据交换顺序，保持在data_buf中，可以看到保持得值为0010,1100,0111，其中0010即为输入第一种串行数据0100交换顺序后的值。7. 当En_buf3为1时，表示需要输出调换顺序的数据，则根据dout_cnt依次输出data_buf即得到交换顺序后的输出；7. 当En_buf3为1时，表示需要输出调换顺序的数据，则根据dout_cnt依次输出data_buf，以最后一次为例，则依次输出0,1,1,1。相对于原始Din输入的1,1,1,0，交换了顺序。
2024-02-05 09:43:50
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原创 基于FPGA的可变模计数器Verilog代码Quartus仿真
代码功能：试用 verilog语言描述一个变模计数器,在s和T的控制下实现同步模10模12模24和模60计数,其模数控制表如6.7.4所示,并要求具有异步清零和暂时计数的能,然后用quartus软件进行逻功能仿真,并给出仿真波形
2024-02-05 09:35:36
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原创 基于FPGA的可变模计数器VHDL代码Quartus仿真
代码功能：可变模计数器1、可以通过按键切换为模10、模12、模24、模60计数器2、可以通过开关控制正计数还是倒计数(递增计数还是递减计数)
2024-02-05 09:21:56
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原创 基于FPGA的音乐喷泉控制Verilog代码Quartus仿真
代码功能：基于FPGA的音乐喷泉控制1、具有启动控制按键，按下后开始2、喷泉具有6个喷嘴，可以手动切换三种工作模式3、输入的音乐信号分为低音、中音、高音4、将输入的音转换为对应的pwm波占空比参数5、不同的工作模式下，6个喷嘴对应pwm波的分部不同
2024-02-02 10:18:41
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原创 基于FPGA的3位二进制的乘法器VHDL代码Quartus 开发板
代码功能：3位二进制的乘法器该乘法器实现两个三位二进制的乘法，二极管LED2~LED0显示输入的被乘数，LED5~LED3显示乘数，数码管显示相应的十进制输入值和输出结果
2024-02-02 10:05:10
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原创 基于FPGA的32x8乘法器组成64位乘法器Verilog代码Quartus仿真
基本功能1.用 Veriloghdl设计实现64bit二进制整数乘法器,底层乘法器使用 16*16\8*8\8*32\8*16小位宽乘法器来实现底层乘法器可以使用FPGA内部P实现;2.基于 mode sim仿真软件对电路进行功能验证3.基于 Quartus平台对代码进行综合及综合4.电路综合后的工作频率不低于50MHz。 后仿真,芯片型号不限;
2024-02-02 09:58:23
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原创 基于FPGA的16bit乘法器组成64bit算术乘法器Verilog代码Quartus仿真
基本功能1.用 Veriloghdl设计实现64bit二进制整数乘法器,底层乘法器使用 16*16\8*8\8*32\8*16小位宽乘法器来实现底层乘法器可以使用FPGA内部P实现;2.基于 mode sim仿真软件对电路进行功能验证3.基于 Quartus平台对代码进行综合及综合4.电路综合后的工作频率不低于50MHz。 后仿真,芯片型号不限
2024-02-02 09:50:12
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原创 基于FPGA的64bit算术乘法器设计Verilog代码Quartus仿真
基本功能1.用 Veriloghdl设计实现64bit二进制整数乘法器,底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现底层乘法器可以使用FPGA内部P实现;2.基于 mode sim仿真软件对电路进行功能验证3.基于 Quartus平台对代码进行综合及综合4.电路综合后的工作频率不低于50MHz。 后仿真,芯片型号不限;
2024-02-02 09:41:36
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原创 基于FPGA的64bits算术乘法器设计Verilog代码Quartus仿真
代码功能：设计64bits算术乘法器基本功能:1.用 Veriloghdl设计实现64bit二进制整数乘法器,底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现,底层乘法器可以使用FPGA内部IP实现;2.基于 modelsim仿真软件对电路进行功能验证;3.基于 Quartus平台对代码进行综合及综合后仿真,芯片型号不限4.电路综合后的工作频率不低于50MHz。
2024-02-02 09:31:36
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原创 调用FPGA乘法器Verilog代码Quartus仿真
代码功能：调用FPGA乘法器IP.实现一款16bitx16bit的正整数二进制数乘法器,以设计报告的格式提交,设计报告中必须包括1.IP请用过程截图,并配以文字说明2.仿真截图,并配以文字说明特别的截图中应包括11×11.12×12和13x13的仿真运算结果3.FPGA的实现结果,包括FPGA资源利用率4.RTL代码以及TB作为附录提供;
2024-02-01 16:41:59
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原创 基于FPGA的4x4补码阵列乘法器Verilog代码Quartus仿真
代码功能：4x4补码阵列乘法器调用4位无符号阵列乘法器,将有符号乘法转换为无符号乘法若符号位为1，则表示为负数，对齐取反加1，否则表示正数，即本身
2024-02-01 16:32:29
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原创 基于FPGA的利用DE2-115实验平台上的5个7段的数码管循环显示英文“ HELLO”VHDL代码Quartus DE2-115开发板
代码功能：利用DE2-115实验平台上的5个7段的数码管循环显示英文“ HELLO”。(提示:可以先考虑如何在1个7段数码管上显示字母H、E、L、O,再利用5选1多路选择器来完成)
2024-02-01 16:25:53
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原创 基于FPGA的统计二进制中1的个数以及减法器设计Verilog代码Quartus仿真
代码功能：用循环语句分别设计一个逻辑电路模块,用以统计一6位二进制数中含1的数量(1)将RTL代码复制黏贴到下面;(2)将 testbench仿真测试代码复制黏贴在下方;(3)截图波形,波形能够清晰反映所有变量的变化情况;(4)截图RTL视图;
2024-02-01 16:14:38
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原创 基于FPGA的8/10/16进制转换电路Verilog代码Quartus仿真
代码功能：8/10/16进制转换电路对输入的 4 位二进制数据，能够根据外部的拨码开关来选择 10 进制转换、8 进制转换还是 16 进制转换。
2024-02-01 15:58:18
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原创 基于FPGA的5位（有符号位）定点整数的原码乘法器Verilog代码Quartus仿真
代码功能：组成原理第二次实验内容： 设计实现5位（包括符号位）定点整数的原码乘法器，分别由移位加和全加器阵列结构实现，比较两种结构的运算速度（输入乘数到输出积的时间）和硬件资源（逻辑门和触发器的个数）。 可以画原理图或者写verilog程序，quartus或者modelsim仿真，可编程逻辑器件实现。
2024-02-01 15:50:59
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原创 基于FPGA的调用IP核实现16位乘法器Verilog代码Quartus仿真
代码功能：调用FPGA乘法器IP,实现一款16bitx16bit的正整数二进制数乘法器。以设计报告的式提交,设计报告中必须包括1.IP调用过程截图,并配以文字说明2.仿真截图,并配以文字说明,特别的截图中应包括11×11,12×12和13×13的仿真运算结果3.FPGA的实现结果,包括FPGA资源利用率4.RTL代码以及TB作为附录提供
2024-02-01 15:34:31
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原创 基于FPGA的8位阵列乘法器Verilog代码Quartus仿真
代码功能：课程设计内容利用COP2000实验仪、FPGA实验板为硬件平台,采用EDA设计工具和COP2000仿真软件,设计并实现阵列乘法器功能。课程设计要求1.采用自上而下的设计方法,顶层设计建议采用原理图设计输入方式;底层设计输入方式自行选;2.设计的电路应由细胞模块和门电路等逻辑部件组成;3.被乘数和乘数的位数均为8位二进制数4.对设计电路进行功能仿真并验证其正确性,仿真数据由指导教师给出;实现编程下载和硬件测试6.独立设计、调试、仿真、下载和硬件测试并通过指导教师
2024-02-01 15:25:53
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原创 基于FPGA的8位有符号乘法器设计Verilog代码Quartus仿真
代码功能：8位有符号乘法器设计1、输入2个8位有符号数作为乘数2、具有清零信号3、输出乘积，和乘法结束指示信号
2024-02-01 09:56:09
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原创 m序列（线性反馈移位寄存器）发生器Verilog代码Quartus仿真
代码功能：m序列（线性反馈移位寄存器）发生器线性反馈移位寄存器设计（m序列）本源多项式为1+x2+x3+x4+x8
2024-01-31 14:31:45
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原创 m序列（伪随机序列）发生器Verilog代码Quartus仿真
代码功能：m序列（伪随机序列）发生器线性反馈移位寄存器设计（m序列）本源多项式为x5+x2+1
2024-01-31 14:20:23
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原创 可控脉冲发生器(PWM)VHDL代码Quartus仿真
代码功能：可控脉冲发生器(PWM)选用语言:VHDL输入时钟50MHZ将50MHZ的时钟分频为1HZ和2HZ,将分频后的时钟信号(1HZ和2HZ)当做可控脉冲的信号输入其中要求1.由拨动开关控制所选的输入信号(低电平时1HZ,高电平时2HZ)2.由四个拨动开关控制pwm信号的脉宽调制(实现0~15种模式共16种波形的输出),预留标准输出口
2024-01-31 13:58:08
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