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RSS订阅原创 超声测距显示与蜂鸣报警 Verilog QuartusII
本文介绍了一个基于Verilog和QuartusII开发的超声测距系统。该系统实现了三种输出方式：LCD屏显示、数码管动态显示和蜂鸣器报警（当距离低于100mm阈值时）。系统通过状态机控制测距过程，采用16次测量取平均的方法降低抖动，并使用线性模型进行校准。显示部分将距离值转换为BCD码后输出，LCD显示通过SPI协议实现。项目包含多个模块：Main（主控）、Digitron_TimeDisplay（数码管显示）、FPGA_LCD（LCD驱动）、beep_ctrl（蜂鸣器控制）等。代码实现了从信号采样、距离
2026-01-16 17:24:38
742
原创 DS18B20温度采集与数码管显示 Verilog QuartusII
本项目基于Quartus II开发环境，使用Verilog语言实现了DS18B20温度传感器的数据采集与数码管显示功能。系统通过精确的1us时序控制模块驱动单总线通信，采用状态机实现初始化、跳过ROM、温度转换、数据读取等标准操作流程。采集到的16位温度数据经过符号处理和数值转换后，由数码管扫描模块实现动态显示，并支持通过拨码开关切换显示内容。项目包含完整的驱动模块(ds18b20_dri.v)和显示模块(display.v)，通过顶层模块(temp_disp)实现系统集成，验证了单总线时序控制的可靠性。
2026-01-16 17:23:57
710
原创 8086接口缓存与同步串行发送 VHDL ModelSim
8086接口缓存与同步串行发送 VHDL ModelSim8086接口缓存与同步串行发送 VHDL ModelSim（文末获取)ModelSimVHDL该工程实现一个带缓冲的串行发送模块：外部以8086兼容的片选/读写/地址信号写入8位数据，模块内部用环形缓冲区存储数据；在同步信号FS到来时，若缓冲区累计数据达到阈值，则按固定节拍把若干字节从高位到低位串行输出到TXD；若数据不足，则输出空闲字节用于占位，保证链路连续性。
2026-01-16 17:23:05
781
原创 抢答器计时计分与显示控制 Verilog QuartusII
本文介绍了一个基于Verilog HDL和Quartus II开发的五路抢答器系统。该系统实现了完整的抢答流程控制，包括抢答倒计时、选手优先级判定、答题计时和分数管理功能。系统采用模块化设计，包含按键消抖、状态机控制、计时计分和显示等核心模块。当主持人按下开始键后，系统进入10秒抢答倒计时，最先按下按键的选手将触发成功提示音和LED指示灯。若倒计时结束无人抢答则触发超时报警。答题阶段提供30秒计时，并支持加减分操作。所有状态信息通过数码管动态显示，形成"抢答-答题-计分-下一轮"的完整流
2026-01-16 17:22:19
815
原创 自动售货机控制与倒计时显示 Verilog QuartusII
本文介绍了一个基于Verilog HDL和Quartus II开发的自动售货机控制系统。系统采用状态机设计，实现商品库存显示（0-9）、按键选择、价格显示（LED）、60秒倒计时等功能。当库存充足时，选择商品后进入付款状态，60秒内完成付款则出货并减少库存；超时则取消交易。缺货商品会通过LED提示。系统采用分层架构，将业务逻辑与显示驱动分离，便于后续扩展。核心模块包括状态控制（处理按键、库存扣减等）和显示驱动（数码管动态扫描）。项目提供了完整的Verilog源代码和开发板连接说明。
2026-01-16 17:21:32
681
原创 智能温度监测显示系统的设计Verilog代码Quartus Spirit_V4开发板
摘要：本文介绍了一个基于DS18B20温度传感器的智能监测系统设计，采用Verilog语言在Quartus II环境下开发。系统具备温度采集（精度0.01℃）、LCD1602和数码管双显示、UART串口通信、智能报警（10-30℃阈值）等功能。采用模块化设计，包含温度采集、显示控制、串口通信等7个核心模块，通过状态机实现1-Wire协议通信。系统已在Spirit_V4开发板验证，支持精确时钟控制和多接口扩展，可实时监测并显示温度数据。
2025-12-24 11:31:32
848
原创 高精度秒表倒计时器系统的设计Verilog代码Quartus Spirit_V4开发板
摘要：本项目设计了一个基于Verilog的高精度秒表倒计时器系统，采用Quartus II开发环境在Spirit_V4开发板上实现。系统具备双模式功能：秒表模式（10ms精度）和可设置的倒计时模式，通过六位数码管动态显示时间数据。采用模块化设计包含顶层控制、秒表、倒计时、显示和时钟分频五大核心模块，使用状态机实现完整的计时控制流程。系统支持按键消抖处理，LED状态指示，显示格式分别为"分秒.毫秒"（秒表模式）和"分秒.毫秒"（倒计时模式）。代码已在开发板完成验证，提供
2025-12-24 11:30:55
662
原创 DHT11温湿度采集UART传输系统的设计Verilog代码Quartus Spirit_V4开发板
本文介绍了一个基于Verilog HDL实现的DHT11温湿度监测系统设计方案。系统采用模块化架构，包含DHT11传感器驱动、数码管显示和UART串口传输三大核心模块，实现温湿度数据的采集、显示和传输功能。关键技术包括：精确的DHT11通信协议实现、四状态状态机控制、动态扫描显示和115200波特率生成。系统通过开关切换温度/湿度显示模式，数据流清晰：DHT11采集→数码管显示→UART发送。代码已在Spirit_V4开发板验证，包含完整的工程文件、RTL图和仿真结果。该系统适用于环境监测应用，具有实时性强
2025-12-24 11:30:04
705
原创 多功能数字时钟计算器系统的设计Verilog代码Quartus Spirit_V4开发板
摘要：本文设计了一个基于Verilog HDL的多功能数字时钟计算器系统，采用Quartus II开发环境在Spirit_V4开发板上实现。系统集成数字时钟、计算器、闹钟、秒表和定时器五大功能模块，通过模块化分层设计实现。核心功能包括实时时钟显示、四则运算、闹钟提醒、精确秒表(10ms精度)和倒计时定时器，支持六位数码管动态显示和按键模式切换。系统采用状态机设计，包含顶层控制、计算器、时钟、显示等8个功能模块，已在开发板上完成验证。文章详细介绍了系统架构、代码结构和关键模块实现方法。
2025-12-24 11:29:16
668
原创 全自动洗衣机控制系统的设计VHDL代码Quartus Spirit_V4开发板
本文设计了一个基于VHDL的全自动洗衣机控制系统，采用模块化架构实现洗涤流程自动化控制。系统包含洗涤控制、显示、分频和按键消抖等模块，通过12状态状态机实现标准洗、加强洗、弱洗三种模式，以及洗涤→漂洗→甩干的完整流程。采用三级时钟架构（50MHz主时钟、1Hz工作时钟和1000Hz显示时钟），支持数码管实时显示和安全检测功能，包括机盖开关检测、暂停功能和完成提示。代码已在Spirit_V4开发板验证，具备按键消抖处理和多模式智能控制特性。
2025-12-24 11:28:08
1008
原创 出租车计费系统的设计Verilog代码Xilinx ISE EVM31开发板
本文介绍了一个基于FPGA的出租车计费系统设计，采用Verilog语言实现。系统包含起步价计算（3公里内90角）、里程计费（速度>1m/s时50米1角）和时间计费（速度≤1m/s时10秒1角）三种模式，通过五状态状态机（空闲、起步、里程计费、时间计费、完成）实现计费逻辑。系统模块包括主计费模块、按键消抖、BCD转换和动态显示等，支持上客、下客和速度调节功能，实时计算并显示费用。代码采用层次化设计，确保计费准确性和稳定性。
2025-12-17 17:12:15
742
原创 频率测量系统的设计VHDL代码Xilinx ISE仿真
摘要：本文介绍基于FPGA的频率测量系统设计，采用VHDL语言在Xilinx ISE环境下实现。系统包含频率控制模块和LED显示模块，支持多档位频率选择（通过gear信号控制）和6位数码管动态显示。频率控制模块产生使能、复位和锁存信号，LED模块采用扫描驱动技术。系统采用模块化设计，包括Frq_Ctrl.vhd、LED_DISP.vhd等6个功能模块，通过状态机实现各模块协同工作。文中展示了频率控制模块的关键VHDL代码，包含档位选择、计数器控制和信号生成等核心功能。
2025-12-17 17:10:40
326
原创 多功能数字时钟的设计Verilog代码Xilinx ISE仿真
摘要：本文介绍了一个基于Verilog语言设计的数字时钟系统，采用Xilinx ISE开发工具实现。该系统具备实时时钟显示、闹钟设置和秒表计时三大功能模块，通过按键实现模式切换和参数设置。系统采用模块化设计，包含分频、按键消抖、计时、闹钟、秒表和显示等子模块，通过状态机控制实现各功能切换。代码示例展示了实时时钟模块的实现细节，包括状态转换和时间计数逻辑。该系统运行稳定，可扩展性强，适用于FPGA开发板实现多功能数字时钟应用。
2025-12-17 17:09:48
287
原创 十二进制计数器的设计Verilog代码Xilinx ISE仿真
本文介绍了一个基于Verilog语言设计的十二进制计数器，采用Xilinx ISE开发环境实现。该计数器具有同步复位功能，计数范围为0-11，达到11时自动复位。系统包含主计数器模块(counter.v)和测试模块(test.v)，采用同步时钟设计确保稳定性。主模块通过always块实现计数逻辑，在时钟上升沿检测复位信号或计数值，完成清零或加1操作。测试模块提供时钟信号模拟和复位控制，用于功能验证。该设计结构清晰，代码简洁，适合作为FPGA计数器设计的教学案例，帮助初学者理解同步数字电路设计原理。
2025-12-17 17:09:07
306
原创 课堂打铃系统FPGA设计Verilog代码Xilinx ISE EVM31开发板
本文介绍了一种基于FPGA的课堂打铃系统设计。该系统采用Verilog语言编写，在Xilinx ISE环境下开发，使用EVM31开发板实现。系统具备实时时钟显示功能，支持手动设置时间，并能根据预设课程表自动触发不同时长的铃声（长铃12秒、短铃7秒和间歇铃）。采用模块化设计，包含分频、时间设置、打铃控制和显示等模块，通过BCD码转换和动态扫描技术实现时间显示。系统通过判断当前时间与预设时间表匹配来触发相应铃声，并在时间设置时自动关闭铃声功能。
2025-12-17 17:08:23
404
原创 基于FPGA的音乐播放系统的设计Verilog代码Xilinx ISE EVM31开发板
本文介绍了一个基于FPGA的音乐播放系统设计，采用Verilog语言在Xilinx ISE环境下开发。系统通过ROM存储音乐数据，实现音乐播放控制功能，支持开始/停止操作，并能生成不同频率的音频信号。系统采用模块化设计，包含音乐控制、音调解码、显示控制等模块，通过数码管显示播放状态和音符信息，LED指示灯显示播放状态。代码已在EVM31开发板验证，包含完整的工程文件、RTL图和仿真结果。系统工作流程包括按键控制、ROM数据读取、音频信号生成等环节，展示了FPGA在音频处理中的应用。
2025-12-15 22:44:05
302
原创 基于FPGA的LFSR伪随机数生成器的设计VHDL代码Xilinx ISE仿真
本文介绍了一个基于FPGA的LFSR伪随机数生成器设计项目，采用VHDL语言在Xilinx ISE环境下实现。系统包含8位和5位两种LFSR结构，分别采用不同的反馈多项式（x^8+x^6+x^5+x^4+1和x^5+x^3+1）。通过初始化寄存器值、时钟驱动的移位操作和异或反馈逻辑实现伪随机序列生成。项目分为两个硬件模块实现，包含完整的实体声明、架构实现和测试向量。文中展示了部分VHDL代码结构，包括库引用、端口定义和信号处理等关键部分，适用于伪随机数生成、序列加密等应用场景。
2025-12-15 22:43:20
418
原创 基于FPGA的LFSR伪随机数生成器的设计VHDL代码Xilinx ISE仿真
本文设计实现了基于FPGA的两种位宽LFSR伪随机数生成器（8位和5位），采用Xilinx ISE开发环境和VHDL语言。8位LFSR采用多项式x^8+x^6+x^5+x^4+1，5位LFSR采用x^5+x^3+1。系统通过时钟触发移位寄存器，利用异或门实现反馈逻辑，输出寄存器最高位作为随机数。项目包含完整的硬件模型、测试向量和仿真结果，展示了LFSR初始化、移位运算和随机数生成的全过程，为伪随机序列生成和加密应用提供了FPGA实现方案。
2025-12-15 22:42:34
620
原创 基于FPGA的音乐播放系统的设计Verilog代码Xilinx ISE AX309开发板
摘要：本文介绍了一个基于FPGA的音乐播放系统设计，使用Verilog语言在Xilinx ISE环境下开发，适用于AX309开发板。系统采用模块化架构，包含ROM存储、分频器、音调解码、显示控制等核心模块，实现了音乐播放控制、音调生成、数码管状态显示和LED指示功能。通过按键控制播放流程，ROM存储音乐数据，分频技术生成不同频率音频信号。系统已通过AX309开发板验证，提供完整的工程文件、RTL图和管脚分配方案。代码采用层次化设计，包含顶层集成模块和多个功能子模块，实现了从音乐数据读取到音频输出的完整处理流
2025-12-15 22:41:39
686
原创 32位无符号除法器的设计Verilog代码ISE仿真
本文介绍了一个32位无符号除法器的Verilog实现方案。该设计采用经典的移位减法算法，通过状态机控制运算流程，包含空闲、加载、左移、判断、减法和结束6个状态。系统支持32位被除数和除数输入，输出32位商和余数，并通过忙信号指示运算状态。算法核心是将被除数扩展为64位，经过32次循环完成除法运算。代码采用模块化设计，包含时钟、复位、开始信号等接口，以及状态寄存器、数据寄存器等内部组件。文中还提供了仿真测试代码，验证了除法器对不同输入值的正确运算能力。
2025-12-15 22:40:59
764
原创 基于FPGA的4位电子密码锁系统的设计Verilog代码Vivado仿真
本文设计了一个基于FPGA的4位电子密码锁系统，采用Verilog语言在Vivado环境下实现。系统具备密码设置、验证和修改功能，通过RGB LED和数码管显示状态信息，支持数字输入、确认、删除等操作。采用模块化设计，包含时钟分频、密码管理、输入处理等核心模块，通过状态机控制工作流程。系统实现了密码错误次数限制、按键消抖等安全机制，并通过Vivado进行了功能仿真验证。代码结构清晰，包含控制模块、LED显示、按键处理等子模块，完整实现了电子密码锁的各项功能需求。
2025-12-15 22:40:15
758
原创 基于FPGA的音乐播放系统的设计Verilog代码Xilinx ISE EVM31开发板
摘要：本项目设计了一个基于FPGA的音乐播放系统，采用Verilog语言在Xilinx ISE环境下开发。系统通过ROM存储音乐数据，利用分频器生成不同频率的音频信号，实现音乐播放功能。系统支持播放控制（开始/停止）、音调生成、数码管显示当前状态和LED状态指示等功能。采用模块化设计，包含音乐控制、音调解码、显示控制等核心模块。代码已在EVM31开发板验证，提供完整的工程文件、RTL图、管脚分配和仿真测试结果。系统工作流程为：按键触发控制模块→ROM读取数据→音调解码→音频输出，具有层次清晰的代码结构。
2025-12-15 22:39:22
229
原创 基于FPGA的随机数生成器
摘要：本文设计了一个基于FPGA的随机数生成系统，采用Verilog语言开发，在QuartusII环境下实现。系统能在1-99范围内生成不重复的随机数，通过按键控制操作并在7段数码管显示。采用模块化设计，包含分频、状态控制、计数、随机数和显示5个模块，通过有限状态机协调工作。关键技术包括双重防重复机制（自动跳过和重复检测）和5状态控制流程（空闲、计数、取随机数、显示和结束）。该系统适用于抽奖、随机点名等场景，具有模块化、交互友好等特点，代码展示了随机数生成模块的核心实现逻辑。
2025-12-01 22:58:41
827
原创 上升沿触发的N进制计数器的设计Verilog代码Quartus仿真
本文介绍了基于Verilog语言的上升沿触发N进制计数器设计。设计采用Quartus 9.0Ⅱ软件实现，要求根据学号末位确定N值（若为0则取9）。实验内容包括：1）使用Quartus完成设计；2）进行仿真验证，设置clk周期50us、EndTime 1ms；3）按要求命名工程文件。文中展示了部分Verilog代码框架，包括时钟、复位接口和2位计数器实现。最后探讨了EDA工具在电子设计中的重要性，指出其通过仿真和验证功能提升开发效率，并展望了AI与云计算对EDA发展的影响。实验成果需提交程序界面截图和仿真波形
2025-12-01 22:58:02
339
原创 数字频率计的设计Verilog代码Quartus仿真
摘要：本文介绍了一个基于Verilog语言的数字频率计设计，采用Quartus软件实现。该频率计可测量0-99999Hz范围内的方波信号频率，并通过十进制数显示结果。设计采用f=N/T原理，通过闸门信号控制采样时间，包含频率计算、闸门控制和显示三大模块。文章提供了工程文件、程序代码、RTL图和仿真结果，其中频率计算模块通过双D触发器检测信号上升沿实现计数。该设计支持量程自动切换功能，并给出了关键代码片段展示实现方法。完整源代码可通过指定方式获取。
2025-12-01 22:57:11
321
原创 基于FPGA的温度报警系统的设计VHDL代码Quartus仿真
本文介绍了一个基于FPGA的温度报警系统设计，采用VHDL语言在Quartus平台实现。系统通过FPGA驱动DS18B20温度传感器采集实时温度，并在LCD1602显示屏上显示。用户可通过按键设置温度阈值，当实际温度低于设定值时，呼吸灯正常闪烁；超过设定值时，蜂鸣器报警且呼吸灯常亮。系统包含温度传感器模块、FPGA开发板、显示模块和报警器，提供了完整的工程文件、程序代码、RTL图、testbench和仿真结果。文章展示了部分VHDL代码结构，包括主实体端口定义和关键模块组件声明，完整源代码可通过指定公众号获
2025-12-01 22:52:36
485
原创 可变参数波形发生器的设计Verilog代码Quartus仿真
本文介绍了一个基于Verilog语言设计的可变参数波形发生器。系统通过Quartus平台实现，能生成正弦波、方波、三角波和锯齿波四种波形，支持幅度和频率两个参数的调节（各4档可调）。设计采用模块化架构，包含相位累加器、波形ROM存储、选择控制等核心模块。文章详细说明了各模块功能、设计方法及测试结果，并提供了RTL图、仿真波形等验证数据。关键代码展示了顶层模块的接口定义和ROM调用方式，实现了通过2位控制信号选择波形输出、8位频率调节和4位幅度控制的功能。完整工程文件可通过文末指定方式获取。
2025-12-01 22:51:24
278
原创 基于FPGA的多功能数字钟Verilog Quartus
本文介绍了一个基于FPGA的多功能数字钟设计，采用Verilog语言在Quartus平台实现。系统包含时分秒显示功能，核心模块包括alarm（闹钟）、baoshi（报时）、beep（蜂鸣）、calendar（日历）和change_io（接口控制）。设计采用分层模块化结构，通过同步时钟和统一复位策略确保时序稳定性，关键路径采用流水线优化。文中展示了alarm模块的Verilog实现代码，该模块支持小时/分钟/秒钟的加减设置，并具有自动进位功能。整个设计注重可综合性与可移植性，适合FPGA平台开发。
2025-12-01 22:50:19
898
原创 序列检测器设计Verilog Quartus MINI FPGA开发板
本文介绍了一个基于Verilog的序列检测器设计，在Quartus Prime环境下开发，适用于MINI FPGA开发板。该系统通过8位拨码开关输入长序列，3个按键设置短序列，LED显示按键状态，数码管显示匹配次数。采用模块化设计，包含display、key_jitter、sequence_det等核心模块，使用同步时钟和有限状态机控制流程。代码实现采用分层架构，注重时序约束和可综合设计，通过统一复位策略和流水线优化关键路径。验证阶段结合仿真与FPGA实测，确保稳定运行。该系统能有效检测长序列中包含特定短序
2025-11-28 22:46:51
369
原创 LCD1602显示器驱动为Verilog Quartus EP1C3开发板
clk_LCD为LCD_Drvier模块所需要的500Hz的时钟信号主要模块包括：Clock_Gen、LCD_Driver、LCD_Top。设计聚焦关键功能的实现与时序约束，强调可综合性与可移植性，适合在Verilog环境下进行快速迭代与验证
2025-11-28 22:45:52
288
原创 门控法频率计设计VHDL Quartus仿真
该设计实现了核心逻辑控制与数据处理，包含时钟与复位管理、输入输出接口以及状态机控制。主要模块包括：Frq_Ctrl、LED_DISP、counter、data_store、div_400Hz。设计聚焦关键功能的实现与时序约束，强调可综合性与可移植性，适合在VHDL环境下进行快速迭代与验证
2025-11-28 22:45:02
362
原创 门控法频率计的设计Verilog代码Quartus仿真
1.正常计时: 核心板上六位数码管默认的显示界面为正常计时界面。能显示时、分、秒，小时的计时为24进制，分和秒的计时为60进制。2.年月日: 默认主界面为时分秒显示界面，通过按键可显示年月日，显示几秒钟后自动跳转回默认界面。3.闹钟: 通过按键可查看闹钟显示界面。若开启了闹钟，则显示设置的闹钟时间（时和分），若闹钟关闭，则显示连续的"-"，表示关闭了闹钟。显示几秒钟后自动跳转回默认界面。4.设置时间和闹钟: 通过按键进入时、分、秒设置界面。可设置当前时分秒的值，设置完成后自动保存；进入到年月日显
2025-11-28 22:44:10
265
原创 ADC芯片TLC55140采样数据显示到 LCD 1602的设计Verilog代码Quartus仿真
本文介绍了一个基于Verilog的ADC采样数据显示系统设计，采用TLC55140芯片采集数据并通过LCD1602显示。系统在Quartus环境下开发，采用模块化设计思路，包含Clock_Gen、display、LCD_Driver等核心模块。设计重点实现了500Hz时钟信号的分频功能，采用同步时钟和统一复位策略保证时序稳定性。代码结构清晰，通过分层设计实现接口适配、状态机控制和数据缓冲等功能，具有较好的可综合性和可移植性。该设计适用于FPGA平台，可用于快速验证ADC采样数据的实时显示功能。
2025-11-28 22:43:18
280
原创 洗衣机控制器的设计Verilog代码Quartus仿真
本文介绍了一个基于Verilog语言的洗衣机控制器设计，采用Quartus软件进行仿真。系统包含5个功能按键（复位、漂洗/脱水模式设置、时间增加、启动），3个LED状态指示灯（正转/反转/停止），以及电机、蜂鸣器和数码管显示模块。控制器实现了两种工作模式：漂洗模式（交替正反转）和脱水模式（持续转动），支持时间设置和实时显示剩余时间。系统还包含紧急停止功能，并通过蜂鸣器提示工作完成。设计文档展示了顶层模块结构、仿真结果和关键代码模块（如按键消抖、分频、数码管显示等），其中重点呈现了BCD8421转换模块的Ve
2025-11-25 22:58:21
364
原创 基于状态机的交通灯控制器的设计Verilog代码Quartus仿真
本文介绍了一个基于状态机的交通灯控制器Verilog设计。该设计采用三段式状态机实现红灯(25秒)、黄灯(5秒)和绿灯(20秒)三种状态的周期性切换，状态转换顺序为红→黄→绿→红循环。系统包含独立计数器，在时钟上升沿触发计数，达到设定时间后自动切换状态，复位时进入红灯状态确保安全。输出采用独热码方式保证同一时刻只有一个灯亮起。设计通过参数化时间设置便于修改，包含分频模块、状态机核心模块和测试验证，结构清晰，实现了交通灯基本控制功能。提供完整的Quartus工程文件、RTL图、仿真波形和部分代码展示。
2025-11-25 22:57:01
386
原创 基于FPGA的电子抢答器的设计Verilog代码Quartus仿真
摘要：本文介绍了一种基于FPGA的电子抢答器设计方案，采用Verilog语言在Quartus平台实现。系统包含主持人控制开关、按键消抖、定时抢答、优先级判定和显示等功能模块。通过状态机跟踪按键状态，采用20秒倒计时机制，并实现违规抢答检测。系统可识别最早有效按键，通过LED显示选手编号，支持分数累计和音效提示。文中展示了按键消抖模块的核心代码，采用延迟计数器消除机械抖动。该设计实现了完整的抢答流程控制，包括RTL图、测试仿真等验证环节。
2025-11-25 22:55:39
280
原创 基于FPGA的FIR数字滤波器的设计Verilog代码Quartus仿真
本文介绍了一种基于FPGA的7阶FIR数字滤波器设计，采用Verilog语言在Quartus平台实现。设计参数包括100kHz采样率、10kHz截止频率，使用Hamming窗函数。通过Matlab(fir1函数)获取滤波器系数并放大1000倍处理。系统包含分频模块(50MHz→100kHz)、FIR滤波器模块和测试信号生成模块。仿真结果表明，该滤波器能有效滤除30kHz噪声信号，保留1kHz有用信号。文章详细展示了设计流程，包括系数计算、Verilog代码实现、RTL图和仿真验证，并提供了分频模块的代码示例
2025-11-25 22:54:28
486
原创 数字电子钟的设计Verilog代码Quartus 实验箱
摘要：本文介绍了一个基于Verilog语言的数字电子钟设计项目，使用Quartus软件在AX301开发板上实现。系统采用24小时制显示时间，通过8个数码管分别显示时、分、秒及分隔点，支持时间设置、暂停/启动、清零等功能。设计包含按键去抖处理、LED状态指示、数码管动态显示等技术要点，并提供了完整的Verilog源代码、RTL图、仿真结果和管脚分配方案。系统初始时间设置为23:59:50，通过4个按键实现时间调整功能，满足数字时钟的基本需求。项目已在开发板上验证通过，可根据需要适配其他开发板。
2025-11-25 22:52:26
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原创 Verilog十日谈 Day 6：实战：用有限状态机实现一个序列检测器
《Verilog十日谈》状态机设计指南：本文系统介绍了有限状态机（FSM）的设计方法，通过1011序列检测器案例详细展示了从需求分析到代码实现的完整流程。重点讲解了三段式状态机模板（状态寄存器、次态逻辑、输出逻辑）、摩尔型与米利型的区别、状态编码策略（二进制/独热/格雷码）选择，以及验证策略。采用独热码实现的状态机代码清晰展示了各状态转移逻辑，配套的测试平台验证了序列检测功能。本文为数字设计中的状态机实现提供了实用指导。
2025-11-20 19:10:20
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原创 Verilog十日谈 Day 3：组合逻辑的双刃剑：assign与always@(*)与Latch陷阱
《Verilog组合逻辑设计陷阱与安全实践》摘要： 本文聚焦Verilog组合逻辑设计中90%初学者易犯的Latch陷阱问题。通过对比危险代码与安全代码实例，揭示不完整if/case语句会意外生成锁存器的根本原因。详细解析always@()块的本质特性，提出组合逻辑设计的五大安全准则：完整性赋值、default保护、if-else配对、简化敏感列表和严格代码审查。特别强调assign与always@()的适用场景区分，并给出层次化设计中保持组合逻辑边界清晰的方法。最后通过仿真对比演示Latch的具体生成过程
2025-11-17 19:00:13
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