Aniran的博客

原创 SV/UVM 学习笔记14（Config机制）

config的set和get需要成对出现，其中前两个参数表明了父类和相对地址，是该配置的路径。后两个参数代表目标变量和需要配置的值。可以使用其他方法免去使用get，但是set一定要存在。第一个参数一般三种：1.this 2.null 3.uvm_root::get();当两种config作用于统一变量时，优先级高的那个起作用，越靠近顶层，优先级越高。相同优先级对比产生时间（build_phase执行时自上而下有时间顺序）,顺序在后的覆盖掉先前的配置。Tips:1.使用check_config_u

原创 SV/UVM 学习笔记13（TLM通信）

目的：为了节省编写通信相关代码的精力，为了各个模块的封装性。需要为两个模块之间建立一个专用通道，同时这个通道能协调不同处理速度的模块的阻塞或非阻塞的收发方式（FIFO）。为此产生了TLM通信。一般过程：TLM端口分为port export import，这体现的是控制的发起者和接受者，并非数据的实际流向其中port具有最高优先级，而import是最低优先级。按照数据流向可以分为三种：put、get、peek、transport。其中transport相当于一次put和一次get(因此有两个参数),这三种

原创 SV/UVM 学习笔记12（sequence机制、激励的产生与驱动）

简述：为了贯彻单一职责性，在uvm里，将产生和发送激励这两件事拆分为三个部分：sequence，sequencer和driver其中只有后两者存在于component组件中。sequence唯一的作用就是产生item和trans。sequence之所以不存在于组件中是因为其有生命周期，是一个动态的元素。当它内部所有元素全部发送完毕，该sequence的生命周期结束。sequencer类似于一个管道，作为存在于sequence和driver的中间者，它的主要功能有仲裁和协调二者不同的处理速度，所以其内

原创 SV/UVM 学习笔记11（UVM组件与平台结构）

UVM组件结构简述，后面会有展开，细节部分在后面的笔记里，这里是结合路科和b站课的内容。强烈推荐没看过同学看一看UVM基础_哔哩哔哩_bilibilihttps://www.bilibili.com/video/BV1QE411Z7XF?spm_id_from=333.999.header_right.fav_list.click...

原创 SV/UVM 学习笔记10（field automation机制、Phase机制）

待补充，非最终版本。

原创 SV/UVM 学习笔记09（UVM概述、factory机制的创建与覆盖）

如有错误欢迎批评指正。

原创 SV/UVM 学习笔记08（功能覆盖率、覆盖组、策略、选项）

原创 SV/UVM 学习笔记07（随机约束与分布）

之前看课时忽略掉的细节：关系操作符x->y 为正向约束，就是说x表达式满足时，y必须满足，而y满足时，x不必满足也可以达到要求。x<->y为双向约束，就是说x和y同时满足时，该constraint才成立。...

原创 SV/UVM 学习笔记06（面向对象编程、类、继承、包的使用）

句柄：不同于指针，是一种对象的标识符，可以理解为Object的“独立的名字”，可以更改指向，标识不同的对象，同一个对象也可以有不同的句柄。module转向class的异同点 module class 例化 硬件实例 object 可定义类型 均可 无法定义reg/wire 过程块

原创 SV/UVM 学习笔记05（例化、采样驱动、测试）

多个例化时通过添加前缀virtual，使得每个例化对于原模板的修改独立。

原创 SV/UVM 学习笔记04（过程块与方法）

非常基本的通识

原创 SV/UVM 学习笔记03（验证计划）

原创 SV/UVM 学习笔记02（数组、队列、结构体）

笔记为21年11月创建，22年1月整理发布，如有错误恳请指出，一起交流进步。

原创 SV/UVM 学习笔记01（数据类型）

logic和wire，reg的区别logic是四值逻辑，简化了wire和reg的繁琐，便于专注于验证。wire用于连续赋值，reg用于过程块中的左值赋值。二值逻辑可以使用四值数据类型，反之则不行。