SV/UVM 学习笔记14（Config机制）

最新推荐文章于 2024-06-25 16:56:01 发布
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分类专栏： UVM 文章标签： 学习 systemverilog verilog
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config的set和get需要成对出现，其中前两个参数表明了父类和相对地址，是该配置的路径。后两个参数代表目标变量和需要配置的值。可以使用其他方法免去使用get，但是set一定要存在。

第一个参数一般三种：1.this 2.null 3.uvm_root::get();

当两种config作用于统一变量时，优先级高的那个起作用，越靠近顶层，优先级越高。相同优先级对比产生时间（build_phase执行时自上而下有时间顺序）,顺序在后的覆盖掉先前的配置。

Tips:1.使用check_config_usage方法来检查 变量是否被成功set和get，用于纠错。2.config可以使用通配符来设置路径，但为了可读性最好一开始不要使用

 

ic验证小白
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07-15
根据错误信息来看，语法错误出现在文件 "/home/synopsys/vcs-mx/O-2018.09-1/etc/uvm/uvm_pkg.sv" 的第31行，错误是分号 ';'。要解决这个问题，您可以尝试以下几个步骤： 1. 检查分号 ';' 的前后语法，确保在正确的位置使用了分号。可能是缺少了某些代码或者多了一些不应该出现的分号。 2. 确保文件中所有的语法都是符合 Verilog 和 SystemVerilog 的规范。 3. 检查 uvm_pkg.sv 文件是否完整且未被修改过。如果文件损坏或修改错误，可以尝试从原始源文件中获取正确的版本。 4. 如果您使用的是特定版本的 UVM（例如 UVM 1.2），请确保您正在使用正确的 uvm_pkg.sv 文件，该文件与您正在使用的 UVM 版本相匹配。 如果以上步骤无法解决问题，我建议您提供更详细的错误信息或相关代码片段，以便我能够更准确地帮助您解决问题。
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