【基于1bit全加器的4bit全加器设计】

基于1bit全加器的4bit全加器设计

当例化多个相同的模块时，一个一个的手动例化会比较繁琐。用 generate 语句进行多个模块的重复例化，可大大简化程序的编写过程。此处以一个基于1bit全加器的4bit全加器设计为例

1bit全加器

module full_adder1
	(	input Ai,
		input Bi,
		input Ci,
		output So,
		output Co
	);

	assign {
   Co,So} = Ai + Bi + Ci ;

endmodule 

重复例化 4 个 1bit 全加器组成一个 4bit 全加器的代码如下

module full_adder4(
    input [3:0]   a ,   //adder1
    input [3:0]   b ,   //adder2
    input         c ,   //input carry bit
 
    output [3:0]  so