Verilog-RTL-有限状态机的设计

最新推荐文章于 2024-04-15 09:10:49 发布

BaldPhysicser

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分类专栏： verilog学习 IC设计文章标签： fpga开发

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Verilog RTL-有限状态机的设计

自动售饮料机

设计一个自动售饮料机，饮料售价2.5元，可使用5角和1元硬币，带自动找零功能

Mooree FSM

状态转换图-Moore FSM

在这里插入图片描述

Verilog -三段式代码风格

`timescale 1ns/1ns
module drink_status_moore(
	input clk,
	input reset,
	input half,
	input one,
	output out,
 	output cout
	);

	parameter [2:0] S0=3'b000,
			S1=3'b001,
			S2=3'b010,
			S3=3'b011,
			S4=3'b100,
			S5=3'b101,
			S6=3'b110;

	reg [2:0] curr_state