FPGA series # vivado IP Integrator之添加module

第一记

今儿由于上板连显示屏后显示画面与之前并无二致，所以师父特的提醒一些操作是否正确。有些内容其实是之前说过的，但是我操作的时候给忘了，甚感羞愧。。。

正题。工程是完整的工程，原工程版本是2017.2，现用vivado2017.4。我只是在工程代码中加自己写的小小的gamma矫正模块，后师父说把该模块加在IP Integrator中。所以出现以下操作，现记录正确操作。在打开linux_ov5640.xpr后，显示如图：![0](https://img-blog.csdnimg.cn/20181107101543207.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L0NTRE5kZV8=,size_16,color_FFFFFF,t_70)
选择如图。进入后找到Report IP Status：

看到IP Status窗口下的IP核显示均为红色：

打开IP Catalog,导入IP
添加安装路径下的C:\Xilinx\SDx\2017.4\data\ip\xilinx
在IP Status内选择upgrate selected
这里师父是顺着默认选项点击OK的，具体这两有啥差别我也不知道，待研究。

再查看IP Status就可以了，如果还不行的话可以尝试Rerun.
到这里都只是调整好了IP Status。记，以后每次打开这个工程的时候都需注意IP的版本问题，其实师父之前有说过这个问题，但是后来整着整着就忘了。。。忘了。。。
在该工程中，我要做的是把自己写的小模块加进去，这里是block design内添加module的方式。先在design source中add source file,此操作不再赘述。然后open block design，在diagram的框框里右键，选择add module。
add module是最简单的方法，也可add IP，但要先把代码封装成IP，较为麻烦一点。
这里的RAM_gamma就是自己写的小模块，选择添加。连接到要连接的两个模块之间，牵线即可。（只要接口写的对应正确，这里应该没啥问题）时钟复位啥的找对线，接好。右键， regenerate layout。
接着第一步：validate design

第二步：左上角save block design
第三步：generate blockdesign

至此完成添加。
另：为在上板验证时知道copy进sdcard的.bit文件是这次生成的，可在代码中更改一项四位二进制数值
assign leds_4bits_tri_o = 4'b0100;
此为PL端四个LED灯灭亮对应的01。