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Florence_0
这个作者很懒,什么都没留下…
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FPGA series # gamma模块总结文档
虽说回头再看的时候这东西很基础,但也是一开始花了些时间一点点啃下来的。勿忘初心。一、引言1.编写目的:总结gamma矫正模块的总体设计、详细设计及仿真测试、后期优化。2.项目背景:编写gamma矫正模块。3.定 义:gamma校正: 大多数CRT显示器的变换函数产生的亮度值正比于信号幅度的某种能量(称为gamma)。因此高亮度的范围被扩展了,而低亮度的范围被压缩了。在发射之前对...原创 2019-10-28 10:00:53 · 1895 阅读 · 1 评论 -
FPGA series # 前期小知识点
整理以前的笔记,知识点记录。DSP芯片的内部采用程序和数据分开的哈弗结构,具有专门的硬件乘法器,可以用来快速地实现各种数字信号处理算法。 哈弗(Harvard)结构是一种存储器并行体系结构,主要特点是将程序和数据存储在不同的存储空间中,即程序存储器和数据存储器是两个独立的存储器,每个存储器独立编址,独立访问。CPU首先到程序指令存储器中读取程序指令内容,解码后得到数据地址,再到相应对...原创 2019-10-25 17:12:26 · 329 阅读 · 0 评论 -
FPGA series # 时序约束相关概念
整理笔记时翻到以前做的一个记录,在师父给我讲解了时序约束之后,做的一个较为综合的笔记。 在每个时钟的作用下,门1和门2同时开关,有个人从门1进楼1,如果这个人不能快速穿过楼1 和通道到达楼2的话,就会从通道中掉下去。然后谁来保证他能穿过去呢? 布局布线工具会评估每条布线路径,不符合要求的路径它会重新选择路径,实在布不下去了,就会上报时序错误,即是时序违约。 而工具以什么标准判断过不过...原创 2019-10-25 11:04:14 · 286 阅读 · 0 评论 -
FPGA series # IC设计笔面试题目总结(二)
IC设计常见面试题目:1.IC设计流程 IC设计分为前端和后端。设计前端也称逻辑设计,主要将HDL语言–>网表;后端设计也称物理设计,是网表–>芯片版图。两者并没有严格的界限,一般涉及到与工艺有关的设计就是后端设计。前端主要有需求分析与架构设计、RTL设计、仿真验证、逻辑综合、STA、形式验证。后端主要包括DFT、布局规划、布线以及版图物理验证。 ① 规格制定(系统总体规划)...原创 2019-10-22 15:33:39 · 1886 阅读 · 0 评论 -
FPGA series # IC设计笔面试题目总结(一)
三方签毕,就前期准备过的和被问过的题目进行一个总结。FPGA常见面试题目:1. 什么是同步逻辑和异步逻辑? 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器...原创 2019-10-21 16:10:20 · 4397 阅读 · 0 评论 -
FPGA series # FPGA内部资源
勿忘初心,好好学习。FPGA 的基本结构包括7个部分:可编程输入输出单元IOB(Input Output Block)可配置逻辑块CLB(Configurable Logic Block)布线资源(内部连线 Interconnect)数字时钟管理模块(DCM)嵌入式块RAM(BRAM)内嵌专用硬核底层内嵌功能单元常见的内部结构图有这样两张:Part One对这7个部分...原创 2019-10-10 15:59:57 · 1031 阅读 · 0 评论 -
FPGA series # 基于SDx的fft函数加速
最近比较丧,也不知道是担心未来还是担心这样的自己SDx建工程,new—>SDx project,展开,src右键—>import(或者在文件夹内添加相应的.c文件)。main.c:#include <stdio.h>#include <math.h>#include "FFT.h"#define N 256extern complex x[s];...原创 2019-03-20 17:07:23 · 463 阅读 · 0 评论 -
FPGA series # 用于时序仿真的monitor
monitor是一种思路,时序仿真时想要看到自己写的模块内部各端口的值,以便于改错调试。而不是将自己写的模块作为一个黑盒子,只有几个外部接口,在出问题时不能及时查看数据异常的源头。简单地描述,在写monitor时,从最底层模块中assign想看到的各种端口到自定义的O_monitor中,并将其作为输出,通过调用到上层模块,比如:output [63 : 0] O_monitorassi...原创 2019-01-21 18:42:34 · 614 阅读 · 0 评论 -
FPGA series # 生成bit文件前注意事项
检查模块各输入输出端口,先在自己原先的工程内run simulation,确认结果一致;system_wrapper的leds的值改一下,以确认当前上板的代码为改动后的;block design的三个步骤由于vivado的一个bug,需手动将E:\0 work\vivado****\linux_ov5640.srcs\sources_1\bd\system\synth内的system.v文...原创 2019-01-09 19:46:59 · 1377 阅读 · 0 评论 -
FPGA series # 为什么使用 FPGA,相比 CPU、GPU、ASIC(专用芯片)有什么特点?
原标题:如何评价微软在数据中心使用 FPGA 代替传统 CPU 的做法?来源:知乎、AI科技评论 作者:李博杰https://www.zhihu.com/question/24174597/answer/138717507众所周知,通用处理器(CPU)的摩尔定律已入暮年,而机器学习和 Web 服务的规模却在指数级增长。 人们使用定制硬件来加速常见的计算任务,然而日新月异的行业又要求这些定...转载 2019-01-09 10:21:37 · 1894 阅读 · 0 评论 -
FPGA series # 关于ChipScope的ICON核、ILA核和VIO核
刚入门接触vivado其实是陌生的,陌生之处在于不了解历史。即使是日益更新的技术也是从最初那个0和1一点点垒起来的,每当看到类似于这就是可以这么做,你不用去知道它底层怎么跑的,只要知道怎么使用就行这种话,就想到使用工具会越来越强大,虽然给我们省了很多事,但如果能知道现在的一键里包含以前那么多的过程,也是很有意思的事啊。说起来也是昨儿调试的结果还可观,今早来了再跑一遍的时候萌生了个好奇,翻书查阅了...原创 2019-01-18 18:17:17 · 3409 阅读 · 0 评论 -
FPGA series # block design 的 error
add module出现的error:unable to resolve module-source based on inputs无法根据输入解析模块源解决方法:这里解释一下,红色标记的部分原本是有个小黄块的,error的出现就是因为那个小黄块,此操作正是为了消除小黄块。由于前期忘记截图,所以手动补上。以后要把截图作为一个记录的小习惯,后期总结用得上。这里原来调用IP核时选择的是...原创 2019-01-07 16:30:11 · 1461 阅读 · 1 评论 -
FPGA series # 行为(Behavior)级和RTL级
RTL级,register transfer level,指的是用寄存器这一级别的描述方式来描述电路的数据流方式;而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别,RTL级描述的目标就是可综合,而行为级描述的目标就是实现特定的功能而没有可综合的限制。行为级是RTL的上一层,行为级是最符合人类逻辑思维方式的描述角度,一般基于算法,用C/C++来描...原创 2019-01-02 16:46:57 · 1581 阅读 · 0 评论 -
FPGA series # 双线性插值的图像缩放【雏形】
写了将近一个月的代码,写写删删。一开始花了几天时间撸清了思路,画好了图,下手的时候发现很多地方还是考虑不周。今天好不容易写出点样子来,暂时做个总结。正文:缩放倍数:(分三步)step1:预设好的,比如3、4倍;step2:还是预设好的,缩放因子是一个parameter。可以通过修改代码改变;step3:缩放因子是个变量,不用改代码,可以改变的。从一开始的思路说起吧,之前的博客有撸过算法...原创 2018-12-28 20:15:07 · 1991 阅读 · 7 评论