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原创 fork语句遇见for循环语句

如果这么写:代码如下:结果如图:这里有两个问题:先解决打印结果的问题,通过使用automatic语句:代码如下:结果如图:由图可知:再来解决打印时间的问题,通过使用begin-end语句:代码如下:结果如图:由图可知,打印结果和打印时间全部正常,这是因为用begin-end语句将延时语句和打印语句从并行执行改成串行执行,因此将会在等待延时后再打印。代码如下:结果如下:由图可知,虽然没有automatic语句但是打印结果和打印时间全部正常,这是因为fork-join会一直阻塞直到延时语句和打印

2023-08-21 15:12:49 180 1

原创 随机化一个结构体

非合并的结构体可以随机化,但是只支持rand关键词,randc关键词只支持合并结构体。

2023-08-21 11:12:07 210 1

原创 一种测试平台搭建方法

简单介绍了一种测试平台搭建方案

2023-03-21 11:24:29 311

原创 解读uvm_config_db中的set和get方法

简单介绍了uvm_config_db中的set和get方法和使用时的注意事项

2023-03-08 17:50:17 566

原创 初识Layering Sequence

简单介绍了Layering Sequence的工作机制

2023-03-05 13:54:12 247

原创 初识m_sequencer、p_sequencer和uvm_declare_p_sequencer宏

简单地介绍了m_sequencer与p_sequencer,以及宏uvm_declare_p_sequencer的使用

2023-02-26 20:33:04 1738 2

原创 HDLBites学习笔记之Error (10200): Verilog HDL Conditional Statement error at top_module

报错Error (10200): Verilog HDL Conditional Statement error at top_module。复位信号areset在敏感事件表中 高(低)电平触发时,always语句块中必须对应高(低)电平。HDLBites 第84题 异步复位D 触发器。

2022-11-16 22:51:38 3284

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