- 博客(5)
- 收藏
- 关注
RSS订阅原创 动态调度算法:记分牌算法&Tomasulo算法
动态调度：通过硬件在程序执行时重新安排代码的执行序列来减少竞争引起的流水线停顿时间动态调度流水线具备以下功能：(1)允许按序取多条指令和发射多条指令----取指(IF)流水级允许按顺序取多条指令进入单口暂存器(single-entry latch)或队列(queue), 指令然后从latch或queue取出，进入ID节拍。(2)能检查并消除hazards----将I
2011-10-27 14:07:36
13878
转载 modelsim中testbench的编写总结
1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0] bi_dir_port;wire [0:0] bi_dir_po
2011-10-25 19:32:36
7733
转载 MicroBlaze定时器（Timer）的使用
MicroBlaze的Timer IP比较简单易用，一个XPS_TC IP包含两个32bit定时/计数器。工作方式也比较灵活，可以设置中断、自动加载、Count UP/DOWN等模式，每当timer溢出的时候产生中断，进入中断程序后通过写1 clear中断标志位，通常的做法是csr = = XTmrCtr_mGetControlStatusReg(XPAR_MY_TIMER_BASEADDR, 0
2011-10-25 17:17:52
6397
原创 基于FSL总线的ip核封装（DES）
1.FSL总线 FSL(Fast Simplex Line)是一种快速的单向FIFO总线，提供了统一的接口，很适合于设计可重构的ip核。总线接口：时钟：FSL_M_Clk：主设备给FSL总线提供的时钟信号(ip核中不用)FSL_S_Clk：从设备给FSL总线提供的始终信号(ip核中不用)数据（32bit）：FSL_M_Data：32bit，主设备发送到总线上的
2011-10-25 17:08:14
1112
转载 可综合的verilog语法
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module
2011-10-20 16:21:00
1728
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人