1.FSL总线
FSL(Fast Simplex Line)是一种快速的单向FIFO总线,提供了统一的接口,很适合于设计可重构的ip核。
总线接口:
时钟:
FSL_M_Clk:主设备给FSL总线提供的时钟信号(ip核中不用)
FSL_S_Clk:从设备给FSL总线提供的始终信号(ip核中不用)
数据(32bit):
FSL_M_Data:32bit,主设备发送到总线上的数据
FSL_S_Data:32bit,总线发给从设备的数据
控制(1bit)
FSL_M_Control:主设备发给总线的控制信号(ip核中不用)
FSL_S_Control:总线发给从设备的控制信号(ip核中不用)
FSL_M_Write:主设备正在写总线的标志位 = state==WriteOutput?~FSL_M_Full:0
FSL_S_Read:从设备从总线读数据的标志位 = state==ReadInput?FSL_S_Exists:0
FSL_M_Full:总线发出总线满信号
FSL_S_Exists:总线发出总线上有数据的信号
下面以DES加密的ip核为例
2.ip核的封装
为了可重构的考虑,可以将ip核封装为统一的模块接口:
module des_enc
(
// DO NOT EDIT BELOW THIS LINE
// Bus protocol ports, do not add or delete.
FSL_Clk,
FSL_Rst,
FSL_S_Clk,
FSL_S_Read,
FSL_S_Data,
FSL_S_Control,
FSL_S_Exists,
FSL_M_Clk,
FSL_M_Write,
FSL_M_Data,
FSL_M_Control,
FSL_M_Full
// DO NOT EDIT ABOVE THIS LINE
)