- 博客(3)
- 收藏
- 关注
RSS订阅
1原创 计数器 FPGA 电路实验 作业
实验内容1 手工绘制的RTL图如下所示 设计的主要思路： 主要有三部分组成： 产生1s的基本信号base_1s 对1s信号计数，输出COU 为COU译码显示 系统生成的RTL图 各部分的RTL图：base_1sRTL图： 计数逻辑单元： 数码管译码逻辑电路： SignalTap捕获的计数过程 源代码 module base_1s(
2016-12-18 16:24:35
857
原创 可变计数器
手工绘制的RTL电路如下图所示： 设计使得思路是，首先设计一个计数器，在技术的过程中判断输出的值与想要的最大计数值之间的关系，由此来控制计数器的归零和重设最大值。 使用Quartus生成的RTL电路图如下图所示： 软件生成的RTL电路图有很多的内部细节，比如将前面的计数器单元和比较单元的具体构成显现了出来。 计数器输出的波形如下图所示： 具体的VerligHDL代
2016-11-27 09:10:42
3660
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人