可变计数器

最新推荐文章于 2023-01-12 11:06:10 发布

CrescenT-D

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文章标签： VerilogHDL

本文链接：https://blog.csdn.net/CrescenTD/article/details/53363010

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本文介绍了两种方法实现可变计数器的设计，包括手工绘制的RTL电路和使用Quartus生成的RTL电路。第一种方法通过计数器与最大值比较控制计数器状态；第二种方法利用case语句和变量控制。每种设计都展示了对应的RTL电路图和波形图，并提供了VerilogHDL代码。

摘要由CSDN通过智能技术生成

手工绘制的RTL电路如下图所示：

设计使得思路是，首先设计一个计数器，在技术的过程中判断输出的值与想要的最大计数值之间的关系，由此来控制计数器的归零和重设最大值。

使用Quartus生成的RTL电路图如下图所示：

软件生成的RTL电路图有很多的内部细节，比如将前面的计数器单元和比较单元的具体构成显现了出来。

计数器输出的波形如下图所示：

这里写图片描述

具体的VerligHDL代码是：

module counter(clk, rst, out);
input clk, rst;
output [3:0] out;
reg [3:0] out;
reg [3:0] max_cou = 4'b0110;//最大计数值
always @ (posedge clk )
begin
if(rst == 0)                //同步清零
    begin
        max_cou = 4'b0110;
        out = 4'b0000;
    end
else 
    if(out < max_cou)
        begin
            out = out + 1'b1;
        end
    else
        if(max_cou == 4'b1001)//最大计数值到9，从6开始
            begin
                max_cou = 4'b0110;
                out = 4'b0000;
            end
        else             
            begin             //最大计数没有到9，最大计数值增加
                max_cou=max_cou + 1'b1;