【Vrilog HDL】课程设计-秒表计时器

最新推荐文章于 2020-08-28 16:22:38 发布
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分类专栏： FPGA 文章标签： Vrilog HDL 秒表计时器
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本文链接：https://blog.csdn.net/CupidYzw97/article/details/80990485
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最近有EDA的课程设计，因为是初学者，能力有限，感觉自己做的还是有很大的改进空间，大家看到不要吐槽哦。

环境：QuartusII 2017

直接把自己的课程设计报告和工程文件给大家，可以直接用文本浏览器打开。（PS:有积分的朋友可以支持一下，没有积分的朋友直接用网盘下载就好了）

CSDN:https://download.csdn.net/download/cupidyzw97/10533321

网盘：链接：https://pan.baidu.com/s/1bqgbZGXw3Wkj2ALnIn6eug 密码：yubi




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