芯片测试相关术语

公司计划进入芯片赛道，术语扫盲了。

芯片开发完整流程如下：

1.1 CP测试

CP测试，英文全称Circuit Probing、Chip Probing，也称为晶圆测试，测试对象是针对整片wafer中的每一个Die，目的是确保整片wafer中的每一个Die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。可以用来检测fab厂制造的工艺水平。probe， 探查，查看

CP的难点是如何在最短的时间内挑出坏的die，修补die。

常用到的设备有测试机（IC Tester）、探针台（Prober）以及测试机与探针卡之间的接口（Mechanical Interface）

基本原理是探针加信号激励给pad，然后测试功能。

a.测试对象，wafer芯片，还未封装；

b. 测试目的，筛选，然后决定是否封装。可以节省封装成本（MPW阶段，不需要；fullmask量产阶段，才有节省成本的意义）。

c. 需要保证：基本功能成功即可，主要是机台测试成本高。高速信号不可能，最大支持100~400Mbps；高精度的也不行。总之，通常CP测试，仅仅用于基本的连接测试和低速的数字电路测试

1.2 FT 测试

FT测试，英文全称Final Test，是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，CP测试之后会进行封装，封装之后进行FT测试。可以用来检测封装厂的工艺水平。

FT测试一般分为两个步骤：1）自动测试设备（ATE）2）系统级别测试（SLT）—2是必须项，1一般小公司可能用不起。ATE测试一般只需要几秒钟；SLT一般需要几个小时，逻辑比较简单。

FT的难点是如何在最短的时间内保证出厂的Unit能够完成全部的功能。FT需要tester（ATE）+ handler + socket。

a. 测试对象，封装后的芯片；

b. 测试目的，筛选，然后决定芯片可用做产品卖给客户。

c. 需要保证：spec指明的全部功能都要验证到。

1.3 WAT 测试

WAT(Wafer Acception Test) 管芯结构性测试

晶圆生产出来后，在出晶圆厂之前，要经过一道电性测试，称为晶圆可接受度测试（WAT）。这个测试是测试在切割道（Scribe Line）上的测试键（TestKey）的电性能。测试键通常设计有各种原件，例如不同尺寸的NMOS、PMOS、电阻、电容以及其他工艺相关的特性。这一道可以当做是初选。那些有严重生产问题从而使得测试键的电性能超出规格之外的晶圆会在这一道被筛选出来，报废掉。这一道报废掉的晶圆，因为还没有出货到客户手里，所以是不收取客户钱的，由晶圆厂自己吸收。

对象：专门的测试图形的测试，结构测试。

cp与ft，量产阶段不重复测相同的项目，一般是跟封装相关的会在ft中测试，避免成本的使用；一般先调试ft，再调试cp

1.爱德万测试机V93K：测试电压14.4V满足测试需求，满足三温卡控（自带板卡）

2. Chroma 3380p：电压10V，只有通过“rowboat”

ATE测试指标：

Stuck at       静态            95%

Transition     加上时序     85%