assertion 常用语法记录

看到别的大佬总结的，很完整，转载记录以备查询。

3.3. 语法1：信号（或事件）间的“组合逻辑”关系

   (1) 常见的有：&&, ||, !, ^

   (2) a和b哪个成立都行，但如果都成立，就认为是a成立：firstmatch(a||b)，与“||”基本相同，不同点是当a和b都成立时，认为a成立。

   (3) a ? b:c —a事件成功后，触发b，a不成功则触发c

3.4. 语法2：在“时序逻辑”中判断独立的一根信号的行为

    @ (posedge clk) A事件: —当clk上升沿时，如果发生A事件，断言将报警。

   边沿触发内置函数：(假设存在一个信号a)

     $rose( a );—信号上升

     $fell( a ); —信号下降

     $stable( a );—信号值不变

3.5. 语法3：在“时序逻辑”中判断多个事件/信号的行为关系

   (1) intersect(a,b) —断定a和b两个事件同时产生，且同时结束。

   (2) a within b    —断定b事件发生的时间段里包含a事件发生的时间段。

   (3) a ##2 b      —断定a事件发生后2个单位时间内b事件一定会发生。

       a ##[1:3] b  —断定a事件发生后1~3个单位时间内b事件一定会发生。

       a ##[3:$] b  —断定a事件发生后3个周期时间后b事件一定会发生。

   (4) c throughout (a ##2 b) —断定在a事件成立到b事件成立的过程中，c事件“一直”成立。

   (5) @ (posedge clk) a |-> b  —断定clk上升沿后，a事件“开始发生”，同时，b事件发生。

   (6) @(posedge clk) a.end |-> b — 断定clk上升沿后，a事件执行了一段时间“结束”后，同时，b事件发生。

   注："a |-> b" 在逻辑上是一个判断句式，即：

                    if a

                       b;

                    else

                       succeed;

   因此，一旦 a 发生，b 必须发生，断言才成功。如果a没发生，走else，同样成功（空成功）。   

   (7) @ (posedge clk) a |=> b   —断定clk上升沿后，a事件开始发生，下一个时钟沿后，b事件开始发生。      

   (8) @ (posedge clk) a |=>##2b —断定clk上升沿后，a事件开始发生，下三个时钟沿后，b事件开始发生。

   (9) @ (posedge clk) $past(a,2) == 1'b1 —断定a信号在2个时钟周期“以前”，其电平值是1。

   (10) @ (posedge clk) a [*3] —断定a在连续3个时钟周期内都成立。

          @ (posedge clk) a [*1:3] —断定a在连续1~3个时钟周期内都成立。

          @ (posedge clk) a [->3] —断定a在非连续的3个时钟周期内都成立。

举一个复杂点的例子：

　　property ABC;

　　 　　int tmp;

　　　　@(posedge clk) ($rose(a),tmp = b) |-> ##4 (c == (tmp*tmp+1)) ##3 d[*3];

　　endproperty 

a_ABC: assert property(事件2)

   上例的一个property说明：当clk上升沿时，断言开始。首先断定信号a由低变高，将此时的信号b的值赋给变量tmp，4个时钟周期后，断定信号c的值是4个周期前b^2+1，再过3个周期，断定信号d一定会起来，再过3个周期，信号d又起来一次,只有这些断定都成功，该句断言成功。否则，信号a从一开始就没起来，则断言也成功。

3.6 语法4：多时钟域联合断言

　　一句断言可以表示多个时钟域的信号关系，例如：

　　@(posedge clk1)  a |-> ##1 @ (posedge clk2) b

　　当clk1上升沿时，事件a发生，紧接着如果过来第二个时钟clk2的上升沿，则b发生。“##1”在跨时钟时不表示一个时钟周期，只表示等待最近的一个跨时钟事件。所以此处不能写成##2或其他。但是可以写成：

　　@ （posedge clk1） a |=> @ (posedge clk2) b

3.7. 语法5：总线的断言函数

   总线就是好多根bit线，共同表示一个数。SVA提供了多bit状态一起判断的函数，即总线断言函数：

   (1) $onehot(BUS)      —BUS中有且仅有1 bit是高，其他是低。

   (2) $onehot0(BUS)     —BUS中有不超过1 bit是高，也允许全0。

   (3) $isunknown(BUS)   —BUS中存在高阻态或未知态。

   (4) countones(BUS)==n —BUS中有且仅有n bits是高，其他是低。

3.8 语法6：屏蔽不定态

    当信号被断言时，如果信号是未复位的不定态，不管怎么断言，都会报告：“断言失败”，为了在不定态不报告问题，在断言时可以屏蔽。

    如： @(posedge clk) (q == $past(d))，当未复位时报错，屏蔽方法是将该句改写为：

         @(posedge clk) disable iff (!rst_n) (q == $past(d))  //rst是低电平有效

3.9. 语法7：断言覆盖率检测

name: cover property (func_name)

功能覆盖是按照设计规范衡量验证状态的一个标准，它可以分成两类。

a．  协议覆盖

b． 测试计划覆盖

断言可以用来获得有关协议覆盖的穷举信息。SVA提供了关键词“cover”来实现这一功能，cover语句的基本语法如下所示。

       <cover_name> : cover property (property_name)

“cover_name”是用户提供的名称，用来标明覆盖语句，“property_name”是用户想获得覆盖信息的属性名。如：

       c_mutex : cover property (property_mutex);

       cover语句的结果包含下面的信息：

       （1）、属性被尝试检验的次数。

       （2）、属性成功的次数。

       （3）、属性失败的次数。

       （4）、属性空成功的次数。

       检验器“mutex_clk”在一次模拟中的覆盖日志的实例如下所示。

       就像断言（assert）语句一样，覆盖（cover）语句可以有执行块。在一个覆盖成功匹配时，可以调用一个函数（function）或者任务（task），或者更新一个局部变量。

4. 在VCS中加入断言编译和显示功能：

    在fsdb文件中加一句话：$fsdbDumpSVA

   在VCS编译参数：vcs中加入一些options:

编译选项：

           -assert enable_diag\

           -assert vpiSeqBeginTime\

           -assert vpiSeqFail\

执行选项：

           -assert report=路径\

           -assert finish_maxfail=100