一只迷茫的小狗-CSDN博客

原创 Modeslsim搜索指定数据或者名称

Modeslsim搜索指定数据或者名称

2024-07-09 11:22:02 179

转载国产安路FPGA工程仿真方法介绍

国产安路FPGA工程仿真方法介绍

2024-07-06 11:33:40 18

原创 modelsim做后仿真的一点思路

modelsim做后仿真的一点思路

2024-06-26 23:07:59 312

原创 ModelSim® SE Command Reference Manual ： find命令的用法

ModelSim® SE Command Reference Manual ： find命令的用法

2024-06-25 13:54:47 624

原创 ModelSim® SE Command Reference Manual：find connections命令的使用

ModelSim® SE Command Reference Manual：find connections命令的使用

2024-06-25 10:23:14 186

原创 SystemVerilog中数组内置函数sum()的一个注意点

SystemVerilog中数组内置函数sum()的一个注意点

2024-06-04 19:05:22 251

原创 Systemverilog inside匹配规则

Systemverilog inside匹配规则

2024-06-04 18:58:00 191

原创 SystemVerilog中 $cast动态强制类型转换

SystemVerilog中 $cast动态强制类型转换

2024-05-27 11:12:57 1111

原创对systemverilog/verilog中forever语法的理解

对systemverilog/verilog中forever语法的理解

2024-05-20 08:50:22 325

原创 SDRAM控制器读写

SDRAM控制器读写

2024-05-18 20:57:33 346

原创 IEEE SystemVerilog Chapter21.6:Command line input

IEEE SystemVerilog Chapter21.6:Command line input

2024-04-10 18:58:06 289

原创 windows下使用modelsim搭建uvm验证环境时遇到问题:can‘t locate a C/C++ compiler for ‘DPI Export Compilation ‘。

windows下使用modelsim搭建uvm验证环境时遇到问题:can't locate a C/C++ compiler for 'DPI Export Compilation '。

2024-04-10 15:25:13 562 2

原创 systemverilog/verilog文件操作

systemverilog/verilog文件操作

2024-01-20 16:39:42 2563

原创 SystemVerilog验证测试平台：2.2章节：定宽数组

SystemVerilog验证测试平台

2024-01-18 22:07:14 973

原创 IEEE SystemVerilog Chapter15:Interprocess synchronization and communication

IEEE SystemVerilog Chapter15:Interprocess synchronization and communication

2024-01-18 11:40:36 952

原创 Vivado 统计代码覆盖率

Vivado 统计代码覆盖率

2024-01-17 19:07:03 1140

原创 Linux cat 命令

Linux cat 命令

2023-12-30 19:31:47 559 1

原创在 Linux 中使用 cat 命令

在 Linux 中使用 cat 命令

2023-12-30 19:26:18 1071

原创 Modelsim查看ATV Window（ModelSim® SE GUI Reference Manual, v10.6d Chapter4.2 ATV Window）

Modelsim查看ATV Window（ModelSim® SE GUI Reference Manual, v10.6d Chapter4.2 ATV Window）

2023-12-25 13:55:25 373

原创 XPM_CDC_PULSE

XPM_CDC_PULSE

2023-12-23 11:11:10 825

原创 XPM_CDC_SINGLE（UG974）

此宏将一个一位信号从源时钟域同步到目标时钟域。为了正确操作，输入数据必须由目标时钟采样两次或两次以上。您可以定义同步器中使用的寄存器级数。可选的输入寄存器可以用于在源时钟域中的输入被同步之前将其寄存。还可以启用仿真特性来生成消息，以报告宏的任何潜在滥用。

2023-12-23 10:46:30 1450 1

原创在modelsim中查看断言

在modelsim中查看断言

2023-12-21 21:08:35 551

原创 SoＣ中跨时钟域的信号同步设计（单比特同步设计）

SoＣ中跨时钟域的信号同步设计（单比特同步设计）

2023-12-16 10:01:07 954

原创 Vivado[VRFC 10-3032] ‘xbip_pipe_v3_0_5.xbip_pipe_v3_0_5_viv_comp‘ failed to restore

Vivado[VRFC 10-3032] 'xbip_pipe_v3_0_5.xbip_pipe_v3_0_5_viv_comp' failed to restore

2023-12-14 14:25:41 823

原创 UVM实战：一个component内有多个IMP

UVM实战：一个component内有多个IMP

2023-12-13 19:16:03 531

原创 UVM实战：UVM中的通信方式：UVM中的analysis端口

UVM实战：UVM中的通信方式：UVM中的analysis端口

2023-12-13 17:08:05 826

原创在systemverilog的函数中读写文件：IEEE SystemVerilog Chapter8.9 Static class properties

在systemverilog的函数中读写文件：IEEE SystemVerilog Chapter8.9 Static class properties

2023-12-13 16:58:04 490

原创 UVM：field automation机制

UVM：field automation机制

2023-12-07 15:33:05 1475

原创 UVM：UVM的树形结构

UVM：UVM的树形结构

2023-12-07 14:54:17 997

原创 UVM：uvm_component与uvm_object

UVM：uvm_component与uvm_object

2023-12-07 10:59:02 1243

原创在Vivado 仿真器中搭建UVM验证环境（不需要联合modelsim）

在Vivado 仿真器中搭建UVM验证环境（不需要联合modelsim）

2023-12-06 21:00:59 1336

原创 UVM建造测试用例

UVM建造测试用例

2023-12-06 16:21:47 1074

原创 UVM验证平台中加入sequencer

UVM验证平台中加入sequencer

2023-12-06 16:03:48 996

原创 UVM验证平台加入field_automation机制

UVM验证平台加入field_automation机制

2023-12-06 15:08:25 602

原创 UVM实现component之间transaction级别的通信

UVM实现component之间transaction级别的通信

2023-12-05 18:44:56 886

原创 UVM中封装成agent

UVM中封装成agent

2023-12-05 18:17:46 877

原创 Verilog中generate的用法

Verilog中generate的用法

2023-12-05 14:51:59 2050

原创 UVM验证环境中加入monitor

UVM验证环境中加入monitor

2023-12-04 20:52:50 484

原创 UVM验证环境加入env

UVM验证环境加入env

2023-12-04 20:31:36 878

原创在UVM验证平台加入transaction

在UVM验证平台加入transaction

2023-12-04 18:44:20 517

空空如也

空空如也